| 主权项 |
1.一种唯读记忆体结构,其包括:复数个平行相间之沟槽式位元线,形成于第二型半导体基底内;一垫氧化层/第一绝缘层结构形成于该些位元线间的该第二型半导体基底上;一第二绝缘层,形成于该些沟槽式位元线侧壁表面上;一第三绝缘层,形成于该第一绝缘层及该些沟槽式位元线上;复数个平行相隔之导线,形成该第三绝缘层上,并横跨该些位元线,构成记忆之字元线其中在每一位元线与字元线交会处形成一个开启或关闭状态二极体记忆单元。2.如申请专利范围第1项所述的结构,其中该第一型是N型,该第二型是P型。3.如申请专利范围第1项所述的结构,其中该第一型是P型,该第二型是N型。4.如申请专利范围第1项所述的结构,其中该字元线与位元线上交接处的该第三绝缘层具有一接触开口,裸露出该位元线之基底表面,使该字元线可经该接触开口连接该位元线者,构成一开启状态的二极体记忆单元。5.如申请专利范围第1项所述的结构,其中该字元线与位元线上交接处的该第三绝缘层不具有接触开口者,构成一关闭状态的二极体记忆单元。6.如申请专利范围第1项所述的结构,其中该些沟槽式位元线中包含有一第一型掺植区及位于该第一型掺植区上的第二型掺植区。7.如申请专利范围第6项所述的结构,其中该第一型掺植区包含一浓掺杂第一型载子区及一淡掺杂第一型载子于其上方之区域。8.如申请专利范围第6项所述之结构,调整植入之第二型掺植与第一型掺植浓度比,可控制反向操作电压电流。9.如申请专利范围第1项所述之结构,其中该开启状态二极体记忆单元之资料编码为〝1〞。10.如申请专利范围第9项所述之结构,其中该关闭状态二极体记忆单元之资料编码为〝0〞。11.如申请专利范围第1项所述之结构,其中该开启状态二极体记忆单元之资料编码为〝0〞。12.如申请专利范围第11项所述之结构,其中该关闭状态二极体记忆单元之资料编码为〝1〞。13.一种唯读记忆体之制造方法,其步骤包括:依序形成一垫氧化层及一第一绝缘层于一第二型半导体基底上;以微影程序及蚀刻技术,蚀刻该第二型半导体基底,并以该第一绝缘层为蚀刻罩幕,形成复数个平行相隔之沟槽于该半导体基底内;形成一第二绝缘层于该些沟槽式位元线侧壁表面上;形成一含有浓掺杂第一型载子之第一复晶矽层于该基底上,并回蚀刻之,在沟槽底部留下一具合适厚度之第一复晶矽层;形成一含有淡掺杂第一型载子之复晶矽层于该基底上,并以该基底上之第一绝缘层为终点回蚀刻之,形成一第二复晶矽层于沟槽内之该第一复晶矽层上,由该第一、第二复晶矽层组成第一掺植区组成的位元线;布植一第二型载子进入该基底内,在该第二复晶矽层表面形成一浅接面第二掺植区,并在该些位元线间构成一第二型位元线阻绝区;形成一较厚之第三绝缘层于该第一绝缘层及该些位元线上,并在预定形成一开启状态二极体记忆单元之字元线与位元线交接处形成一接触开口;形成复数个平行排列之导线于该绝缘层上,并横跨该些位元线,构成记忆体之字元线,其中在该些位元线与字元线交会处形成一开启或关闭状态的二极体记忆单元。14.如申请专利范围第13项所述的方法,其中该第一型是N型,该第二型是P型。15.如申请专利范围第13项所述的方法,其中该第一型是P型,该第二型是N型。16.如申请专利范围第13项所述的方法,其中在该字元线与位元线上交接处的该第三绝缘层具有一接触开口,裸露出该位元线之基底表面,使该字元线可经该接触开口连接该位元线者,构成一开启状态的二极体记忆单元。17.如申请专利范围第13项所述的方法,其中在该字元线与位元线上交接处的该第三绝缘层不具有接触开口者,构成一关闭状态的二极体记忆单元。18.如申请专利范围第13项所述之方法,调整该些位元线中之第二型掺値与第一型掺植浓度比,可控制反向操作电压电流。19.如申请专利范围第13项所述之方法,其中该开启状态二极体记忆单元之资料编码为〝1〞。20.如申请专利范围第19项所述之方法,其中该关闭状态二极体记忆单元之资料编码为〝0〞。21.如申请专利范围第13项所述之方法,其中该开启状态二极体记忆单元之资料编码为〝0〞。22.如申请专利范围第21项所述之方法,其中该关闭状态二极体记忆单元之资料编码为〝1〞。图式简单说明:第一图A是习知一种唯读记忆体之上视图。第一图B是沿第一图A之剖面线II-II剖开的部份剖面立体图。第一图C是相对于第一图A所绘示之电路图。第二图A-第二图G系根据本发明之唯读记忆体剖面制造流程图。第三图A是根据第二图F所绘示的唯读记忆体上视图。第三图B是相对于第三图A所绘示之电路图。 |
