| 主权项 |
1.一种PLL电路;包含检出VCO振荡频率的可变范围之频率检出装置、分频VCO振荡频率的分频电路;以上述之检出装置将事先所检测出的上述VCO频率加以记忆的记忆装置、依上述记忆装置所记忆的上述频率资料,以上述VCO振荡频率的可变范围之中心附近频率,使VCO动作以设定上述分频电路的分频比之控制装置。2.如申请专利范围第1项的PLL电路;其中,记忆于记忆装置的VCO频率资料,是对应于VCO振荡频率的可变范围之中心频率。3.如申请专利范围第1项的PLL电路;控制装置使用CPU;利用上记CPU来控制分频电路的分周比、频率检出装置是采用已知频率的测试用基准信号;以上述CPU顺次变化上记分频电路的分频比时、作前述分频电路之输出信号的频率检出动作;依上述的检出信号、上记CPU可判断上述各分频比之PLL的锁定状态;上述CPU用来计算对应于基准信号,PLL电路可锁定之分频比的范围、记忆方法则用来记忆上述计算的结果。4.如申请专利范围第3项的PLL电路;记忆装置是用来记忆对应于频率ft的测试用基准信号,PLL电路可锁定之分频电路的分频比之中心値Nc,以作为VCO的频率资料、CPU是在输入的基准信号的频率为fH时,采用前述记忆装置中所记忆的Nc及fH、来计算分类比N≒Ncft/fH、再将分频电路的分频比设为N。5.如申请专利范围第3项的PLL电路;记忆装置用来记忆对应于测试用基准信号频率为ft之测试用基准信号时PLL电路锁定时之分频比的中心値Nc与标准値Ntyp两者之差値N、CPU是在输入的基准信号频率为fH时,利用公式N=Ntypft/fH+Nft/fH来计算分频比N,将分频比N,将分频电路的分周比设为N。6.如申请专利范围第3项的PLL电路;PLL具有选择器可用来选择驱动脉波产生电路的输出信号或水平输出电路的输出信号,而上记的驱动脉波产生电路是作为之分频电路之作动电路,上记的水平输出电路是由驱动脉波产生电路的输出信号来驱动,此处在作测试时使用上述驱动脉波产生电路的输出信号,而在平常之动作时则采用上述水平输出电路的输出信号。7.如申请专利范围第3项的PLL电路,系使用时钟信号作为测试用基准信号。8.一种PLL电路的分频比设定方法;包括以下步骤:检出测试用的基准信号之频率ft的步骤,对应于上述测试用的基准信号,顺次变化分频比的步骤;于各分频比中,利用上述频率检出装置来检出上述分频电路之输出信号频率的步骤;比较上述测试用基准信号频率与分频电路之输出信号频率,以确认PLL是否在锁定状态之步骤、求出上述PLL维持在锁定状态时分频比的最大値与最小値,并记忆之的步骤;由上述分频比的最大値与最小値,来计算分频比的中央値Nc,并记忆之的步骤;在平常动作时,检出输入基准信号的频率fH之步骤;由输入基准信号的频率fH与测试用基准信号的频率ft和分频比的中央値Nc,利用公式N=Nc*ft/fH来计算分频比N的计算步骤;将分频电路的分周比设定为N的设定步骤。9.一种PLL电路的分频比设定法,包括以下步骤:检出测试用基准信号之频率ft的步骤;对于上述测试用基准信号,顺次变化分频比的步骤;于各分频比中,利用前述频率检出装置来检出上述分频电路之输出信号频率的步骤;比较上述测试用基准信号的频率及分周电路的输出信号频率,以确认PLL是否在锁定状态之步骤、求出上述PLL维持在锁定状态时分频比的最大値与最小値,并记忆之的步骤;由上述分类比的最大値与最小値,计算分频比的中央値Nc,再求出中央値Nc与原先所记忆的标准値Ntyp之差分N,并记忆之步骤;在平常动作时,检出输入基准信号之频率的步骤;由输入基准信号频率fH及测试用基准信号频率ft及中央値Nc以及标准値Ntyp,利用公式N=Ntypft/fH+Nft/fH来计算分频比N的步骤、将分频电路分频比设定为N的步骤。图式简单说明:第一图为本发明的第一种实施例之PLL电路方块图。第二图为用以说明本发明的第一种实施例之VCO的控制特性。第三图在本发明的第二种实施例中,用以说明显示器(DISPLAY MONITOR)之水平驱动脉波产生电路之方块图。第四图为一般习知之PLL电路方块图。 |
