| 主权项 |
1.一种半导体积体电路装置,主要系,备有形成在基板上的逻辑电路部,和在该逻辑电路部设有多数之基本格的半导体积体电路装置,其特征为前述基本格,具有由闸领域互相电性连接的N通道电晶体和P通道电晶体所成之至少1个电晶体对,同时在对基板面平行的元件形成面,形成具有六角形以上之多角形状或圆形状。2.如申请专利范围第1项的半导体积体电路装置,其中,在前述基本格,前述P通道电晶体的闸宽度之合计値系比前述N通道电晶体的合计値大。3.如申请专利范围第1项的半导体积体电路装置,其中,在前述基本格,前述P通道电晶体在前述元件形成面的外形形状,比前述N通道电晶体在前述元件形成面之外形形状大。4.如申请专利范围第1项的半导体积体电路装置,其中,前述闸领域,在前述元件形成面形成环形状,前述N通道电晶体具有:在前述闸领域的环形状之内侧,形成以环形状的中心为顶点之扇形状的第1源汲扩散领域,和在前述闸领域的环形状之外侧,形成对向的二边,位于前述第1源汲扩散领域的扇形状之二边的延长上之形状的第2源汲扩散领域,前述P通道电晶体具有:在前述闸领域的环形状之内侧,形成以环形状的中心为顶点,不会和前述N通道电晶体的第1源汲扩散领域,重叠地形成扇形状之第3源汲扩散领域,和在前述闸领域的环形状之外侧,形成对向的二边,位于前述第3源汲扩散领域的扇形状之二边的延长上之形状的第4源汲扩散领域者。5.如申请专利范围第4项的半导体积体电路装置,其中,前述P通道电晶体的第3源汲扩散领域及第4源汲扩散领域,比前述N通道电晶体的第1源汲扩散领域及第2源汲扩散领域大者。6.如申请专利范围第1项的半导体积体电路装置,其中,前述闸领域,系由在前述元件形成面形成环形状的前述N通道电晶体用之第1闸电极部,和如包围该第1闸电极部外侧地形成的前述P通道电晶体用之第2闸电极部而成,前述N通道电晶体,有形成在环形状的前述第1闸电极部内侧之第1源汲扩散领域,和在环形状的前述第1闸电极部外侧沿该第1闸电极部形成之第2源汲扩散领域,前述P通道电晶体,有在环形状的前述第2闸电极部内侧,沿该第2闸电极部,不会重叠在前述N通道电晶体的第2源汲扩散领域地形成之第3源汲扩散领域,和在环形状的前述第2闸电极部外侧,沿该第2闸电极部形成的第4源汲扩散领域者。7.如申请专利范围第1-6项中的任何1项之半导体积体电路装置,其中,前述基本格系成行列状地以所定间隔配置者。8.如申请专利范围第7项的半导体积体电路装置,其中,属于一个行的前述基本格,对属于和该一个行互相邻接的其他行之前述基本格,只向行方向错开所定间隔的2分之1间隔。9.一种半导体积体电路装置,主要系具有形成在基板上的逻辑电路部,其特征为具有在前述逻辑电路部设有多数,在对基板面平行的元件形成面形成扇形状之闸领域,和形成在该闸领域内侧的第1源汲扩散领域,和在前述闸领域外侧沿该闸领域形成之第2源汲扩散领域的N通道电晶体而成之N型基本格,和在前述逻辑电路部设有多数,由在前述元件形成面形成环形状的闸领域,和形成在该闸领域内侧之第1源汲扩散领域,和在前述闸领域外侧沿该闸领域形成的第2源汲扩散领域之p通道电晶体而成的P型基本格,前述N通道电晶体的第2源汲扩散领域和前述P通道电晶体之第2源汲扩散领域,在前述元件形成面的外形形状为六角形以上之多角形状或圆形状。10.如申请专利范围第9项的半导体积体电路装置,其中,在前述元件形成面的前述N型基本格及前述P型基本格之外形形状,皆为相同形状并且有相同大小的方形状,六角形状或圆形状。11.如申请专利范围第10项的半导体积体电路装置,其中,具有由至少1个前述N型基本格和至少1个前述P型基本格而成的逻辑单位,在前述逻辑单位之前述N型基本格和前述P型基本格互相邻接配置,而且,前述N型基本格的前述闸领域和前述P型基本格之前述闸领域系互相电性连接者。12.如申请专利范围第9项或第10项的半导体积体电路装置,其中,前述N型及P型基本格系成行列状以所定间隔配置,在行方向或列方向只配置有同型之基本格者。13.如申请专利范围第12项的半导体积体电路装置,其中,属于一个行之前述基本格,对属于互相邻接在该一个行的其他行之前述基本格,只向行方向错开前述所定间隔的2分之1间隔。14.如申请专利范围第9项的半导体积体电路装置,其中,前述P型基本格的P通道电晶体之闸宽度系比前述N型基本格的N通道电晶体之闸宽度大,而且,前述P型基本格的在前述元件形成面之外形形状,系比前述N型基本格的在前述元件形成面之外形形状大。图式简单说明:第一图(a)-(c)为显示在关于本发明的第1实施例之标准格方式的半导体积体电路装置之基本格的罩布置之平面图。第二图(a)-(c)为关于本发明的第1实施例或第2实施例之对应于各基本格的电路图。第三图(a)-(c)为使用关于本发明的第1实施例之各基本格的罩布置图制作之半导体积体电路装置的LSI制造工程后之平面图。第四图为在使用关于本发明的第1实施例之各基本格制作的逻辑电路之半导体积体电路装置的LSI制造工程后之部份平面图。第五图为使用关于本发明的第1及第2实施例以及第4及第5实施例之各基本格制成的逻辑电路之部份电路图。第六图(a)-(c)为显示在关于本发明的第2实施例之标准格方式的半导体积体电路装置之基本格的罩布置之平面图。第七图(a)-(c)为使用关于本发明的第2实施例之各基本格的罩布置图制作之半导体积体电路装置的LSI制造工程后之平面图。第八图为在使用关于本发明的第2实施例之各基本格制作的逻辑电路之半导体积体电路装置的LSI制造工程后之部份平面图。第九图为显示在关于本发明的第3实施例之闸行列方式的半导体积体电路装置之底层的罩布置之平面图。第十图为使用关于本发明的第3实施例之罩布置图制作的半导体积体电路装置之LSI制造工程后的底层之平面图。第十一图为显示在关于本发明的第4实施例之闸行列方式的半导体积体电路装置之底层的罩布置之平面图。第十二图为使用关于本发明的第4实施例之罩布置图制作的半导体积体电路装置之LSI制造工程后的底层之平面图。第十三图为显示把关于本发明的第4实施例之基本格组合而构成的反相器型逻辑格之罩布置的平面图。第十四图为显示把关于本发明的第4实施例之基本格组合而构成的NAND型逻辑格之罩布置的平面图。第十五图为显示把关于本发明的第4实施例之基本格组合而构成的NOR型逻辑格之罩布置的平面图。第十六图为使用关于本发明的第4实施例之各逻辑格的罩布置图制作之半导体积体电路装置的LSI制造工程后之平面图。第十七图为显示在关于本发明的第5实施例的闸行列方式之半导体积体电路装置的底层之单布置的平面图。第十八图为使用关于本发明的第5实施例之罩布置图制作的半导体积体电路装置之LSI制造工程后的底层之平面图。第十九图为显示把关于本发明的第5实施例之基本格组合而构成的反相器型逻辑格之罩布置的平面图。第二十图为显示把关于本发明的第5实施例的基本格组合而构成之NAND型逻辑格的罩布置之平面图。第二十一图为显示把关于本发明的第5实施例的基本格组合而构成之NOR型逻辑格的罩布置之平面图。第二十二图为使用关于本发明的第5实施例之各逻辑格的罩布置图制作之半导体积体电路装置的LSI制造工程后之平面图。第二十三图为第一图(a)之I-I线之剖面构成图。第二十四图为第九图之II-II线之剖面构成图。 |
