| 主权项 |
1.一种CMOS感测器之结构,包括:一基底;一p型井,位于该基底上;一第一与第二绝缘隔离结构,位于该p型井上,该第一与第二绝缘隔离结构定义出一元件主动区;一闸极氧化层,位于该元件主动区上;一闸极导电层,位于该闸极氧化层上;一第一与第二间隙壁层,分别位于该闸极导电层两侧边及该闸极氧化层上;一第一与第二淡掺杂汲极,分别位于该第一与第二间隙壁层下方之该p型井表面上;一第一源极/汲极,位于该第一淡掺杂汲极与该第一绝缘隔离结构之间的该p型井表面上;一第二源极/汲极,位于该p型井表面上与该第二淡掺杂汲极相邻;以及一感光缺之区,位于该第二源极/汲极与该第二绝缘隔离结构之间的该p型井表面上,并且该感光缺之区不与该第二绝缘隔离结构接触。2.如申请专利范围第1项所述之结构,其中,该第一与第二绝缘隔离结构包括场氧化层。3.如申请专利范围第1项所述之结构,其中,该第一与第二绝缘隔离结构包括浅渠沟隔离。4.一种CMOS感测器之制造方法,包括下列步骤:提供一基底,且该基底上已形成一p型井与定义元件主动区之一第一与第二绝缘隔离结构;在该p型井上,依序形成一闸极氧化层与一闸极导电层,并且定义该闸极导电层图案;在该p型井上方,形成一第一罩幕层,裸露出该闸极导电层、该第一绝缘隔离层与部分该闸极氧化层上表面;以该第一罩幕层与该闸极导电层为罩幕,进行淡n型离子掺杂,在该闸极导电层两侧分别形成一第一与第二淡掺杂汲极;在该闸极导电层侧边及该闸极氧化层上,形成一间隙壁层;以该第一罩幕层、该闸极导电层与该间隙壁层为罩幕,进行n型源极/汲极掺杂,在该第一淡掺杂汲极与该第一绝缘隔离结构之间的该p型井表面上形成一第一源极/汲极,在该第二淡掺杂汲极与该第一罩幕层之间的该p型井表面上形成一第二源极/汲极;移除该第一罩幕层;在该p型井上方,形成一第二罩幕层,裸露出部分该第二源极/汲极上方之该闸极氧化层,以及裸露出位于该第二源极/汲极与该第二绝缘隔离结构之间的该闸极氧化层,并且并未裸露出位于该第二绝缘隔离结构附近之该闸极氧化层;以该第二罩幕层为罩幕,进行浓n型离子掺杂,形成一感光缺之区;以及移除该第二罩幕层。5.如申请专利范围第4项所述之制造方法,其中,该第一与第二绝缘隔离结构包括场氧化层。6.如申请专利范围第4项所述之制造方法,其中,该第一与第二绝缘隔离结构包括浅渠沟隔离。7.一种CMOS感测器之制造方法,包括下列步骤:提供一基底,且该基底上已形成一p型井与定义元件主动区之一绝缘隔离结构;在该p型井上方,形成一第一罩幕层,裸露出部分该p型井;以该第一罩幕层为罩幕,在该裸露出部分该p型井表面上,形成具有淡掺杂汲极结构之一MOS电晶体结构;移除该第一罩幕层;在该p型井上方,形成一第二罩幕层,裸露出部分该MOS电晶体之一源极/汲极与部分该p型井;以该第二罩幕层为罩幕,在该裸露出部分该p型井表面上,形成一感光缺乏区;以及移除该第二罩幕层。8.如申请专利范围第7项所述之制造方法,其中,该绝缘隔离结构包括场氧化层。9.如申请专利范围第7项所述之制造方法,其中,该绝缘隔离结构包括浅渠沟隔离。图式简单说明:第一图绘示习知一种CMOS感测器的结构剖面示意图;以及第二图A至第二图C绘示本发明较佳实施例之一种CMOS感测器之制造流程剖面示意图。 |
