| 主权项 |
1.一种相位调整电路,包含:一电路,用以提供一参考时脉信号同步之一内部时脉信号;一延迟电路,用以延迟内部时脉信号一预定延迟时间;及一调整部份,用以调整参考时脉信号之相位及经延迟该预定延迟时间之内部时脉信号之相位间之相位差。2.如申请专利范围第1项所述之相位调整电路,其中,该调整部份调整该相位差,俾内部时脉信号之相位在参考时脉信号之相位前该预定延迟时间。3.如申请专利范围第1项所述之相位调整电路,另包含一延迟控制电路,用以依延迟控制资讯,可由程式改变该预定延迟时间。4.如申请专利范围第1项所述之相位调整电路,其中,该延迟控制资讯包含精确度资讯,用以决定该预定延迟时间之精确度。5.一种含有一第一电路及一第二电路之系统,第一电路用以产生一参考时脉信号及延迟控制资讯,第二电路与参考时脉信号同步工作,第二电路包含:一电路,用以提供与参考时脉信号同步之一内部时脉信号;一延迟电路,用以延迟内部时脉信号一预定延迟时间;一调整部份,用以调整参考时脉信号之相位及经延迟该预定延迟时间之内部时脉信号之相位间之相位差;及一延迟控制电路,用以依延迟控制资讯,可由程式改变该预定延迟时间。6.如申请专利范围第5项所述之系统,其中,该延迟控制资讯包含精确度资讯,用以决定预定延迟时间之精确度。7.如申请专利范围第5项所述之系统,其中,该延迟控制资讯由系统外面供应至第一电路。8.如申请专利范围第5项所述之系统,其中,该延迟控制电路包含一储存电路,用以储存延迟控制资讯,该延迟电路包含多个延迟元件及多个开关元件,用以控制多个延迟元件间欲串连之延迟元件数,多个开关元件依来自储存电路之输出接通或关断。9.如申请专利范围第5项所述之系统,其中,该延迟控制资讯为一预定数之数元之数位信号,该数位信号自第一电路依时间顺序供应经一延迟控制线至第二电路。10.如申请专利范围第5项所述之系统,其中,该预定延迟时间根据由第一电路延伸至第二电路之一线所产生之一第一延迟时间,由第二电路延伸至第一电路之一线所产生之一第二延迟时间,及由第二电路内部之一线所产生之一第三延迟时间之至少之一决定。11.如申请专利范围第10项所述之系统,其中,该第二电路包含多个电路块,与内部时脉信号同步工作,内部时脉信号各经由一延迟元件分配给多个电路块之一个,第三延迟时间为与分配给多个电路块之内部时脉信号中延迟最大之内部时脉信号相对应之一延迟时间。12.如申请专利范围第5项所述之系统,其中,该第二电路接收来自第一电路之资料,用以决定第二电路接收来自第一电路之资料之时间之一输入同步信号之相位在参考时脉信号之相位之前。13.如申请专利范围第5项所述之系统,其中,该第二电路接收来自第一电路之第一资料,及第二电路输出第二资料至第一电路,及用以决定第二电路接收来自第一电路之第一资料之时间之一输入同步信号之相位,及用以决定第二电路输出第二资料至第一电路之时间之输出同步信号之相位分别加以控制。14.如申请专利范围第5项所述之系统,其中,该系统包含多个第二电路,与参考时脉信号同步工作,延迟控制资讯为预定数元数之一数位信号,该数位信号由第一电路经多个第二电路公用之一延迟控制线依时间顺序供应至多个第二电路之每一个。15.如申请专利范围第5项所述之系统,其中,该系统包含多个第二电路,与参考时脉信号同步工作,其中,第一电路供应控制信号至多个第二电路之每一个,及控制信号具有一相位,此相位在参考时脉信号之相位前一延迟时间,此时间等于第一电路及多个第二电路之每一个间之一线所产生之延迟。16.一种相位调整方法,包括步骤:(a)决定在用以产生一参考时脉信号之一第一电路及与参考时脉信号同步工作之一第二电路实施后所产生之一延迟量;及(b)根据该延迟量,调整参考时脉信号之相位及第二电路内所用之内部时脉信号之相位间之一相位差。17.如申请专利范围第16项所述之相位调整方法,其中,步骤(b)包含步骤:调整该相位差,俾内部时脉信号之相位在参考时脉信号之相位前一延迟时间,此时间等于该延迟量。18.如申请专利范围第16项所述之相位调整方法,另包含步骤:依延迟控制资讯改变该延迟量。19.如申请专利范围第18项所述之相位调整方法,其中,该延迟控制资讯包含精确度资讯,用以决定延迟量之精确度。20.如申请专利范围第16项所述之相位调整方法,其中,该延迟量依据由第一电路延伸至第二电路之一线所产生之一第一延迟时间,及由第二电路延伸至第一电路之一线所产生之一第二延迟时间之至少之一决定。21.如申请专利范围第16项所述之相位调整方法,其中,该第二电路接收来自第一电路之资料,相位调整方法另包含步骤:调整用以决定第二电路接收来自第一电路之资料之时间之输入同步信号之相位,俾输入同步信号之相位在参考时脉信号之相位之前。22.如申请专利范围第16项所述之相位调整方法,其中,该第二电路接收来自第一电路之第一资料,及第二电路输出第二资料至第一电路,相位调整方法另包含步骤:各别控制用以决定第二电路接收来自第一电路之资料之时间之一输入同步信号之相位,及用以决定第二电路输出资料至第一电路之时间之输出同步信号之相位。23.如申请专利范围第16项所述之相位调整方法,其中,实施与参考时脉信号同步工作之多个第二电路,及第一电路供应一控制信号至多个第二电路之每一个,该相位调整方法另包含步骤:调整控制信号之相位,俾在参考时脉信号之相位前一延迟时间,此延迟时间等于由第一电路及多个第二电路之每一个之间之一线所产生之延迟。图式简单说明:第一图为时间图,显示时脉信号之相位调整及资料潜伏时间之间之关系。第二图为概要图,显示本发明之实例1之系统之结构。第三图为概要图,显示相位调整电路之结构。第四图为概要图,显示本发明之实例2之系统之结构。第五图为概要图,显示相位调整电路之结构。第六图A为概要图,显示延迟控制电路及延迟电路之结构。第六图B为时间图,显示供应至延迟控制电路之示范数位资料。第七图为概要图,显示闩电路及开关元件之详细结构。第八图为概要图,显示在决定欲设定于第六图A之延迟电路中之预定延迟时间(延迟量)中所应考量之延迟。第九图为方块图,显示在半导体积体电路中之相位调整电路及多个电路块之示范安排。第十图为时间图,显示欲设定于延迟电路中之预定延迟时间(延迟量)及在点A中之内部时脉信号之波形间之关系。第十一图为联合方块及透视图,显示用以设定延迟量于相位调整电路之延迟电路中所需之一示范装置结构。第十二图为流程图,显示用以决定欲设定于延迟电路及相位调整电路中之延迟量之程序,及用以规划如此决定之延迟量于延迟电路中之程序。第十三图为方块图,显示本发明之实例3之半导体积体电路之结构。第十四图为供应至相位调整电路中之示范数位资料串。第十五图为时间图,显示半导体积体电路中之输入同步信号之时间及输出同步信号之时间。第十六图为方块图,显示系统结构。第十七图为时间图,显示由控制电路所供应之控制信号之波形与普通控制信号之波形之比较。第十八图为联合方块及概要图,显示第十七图之控制电路之结构。第十九图为先行技艺之时间图,显示时脉信号之相位调整与资料伏潜时间之间之关系。第二十图为联合方块及概要图,显示相位调整电路。第二十一图为概要图,显示一延迟电路,一精确度开关电路,及一延迟电路之结构。第二十二图为方块图,显示系统结构。 |
