| 主权项 |
1.一种时脉延迟电路,包括:复数延迟元件,每一该延迟元件对一同一时脉信号延迟予一特定时间延迟,该特定时间延迟不同于其他该等延迟元件所提供之其他时间延迟,以产生一延迟时脉信号;一选择器,自该等延迟元件该等延迟时脉信号中选择一者;其中,该等延迟元件所提供之该等时间延迟,在每两个连续该等延迟时脉信号间之时间落后,经设定为较该等延迟元件所提供该等时间延迟最短者为少。2.一种振荡电路,包括:一延迟回路,将其所提供之一时脉信号回授;该延迟回路包括:具有复数延迟元件之一时脉延迟电路,每一该延迟元件用以对与回授至该延迟回路之该时脉信号相关之一信号、或对回授至该延迟回路之该时脉信号,进行一特定时间延迟,该时间延迟不同于其他该等延迟元件所提供之其他时间延迟,藉以产生一延迟时脉信号;以及一选择器,自该等延迟元件提供之该等延迟时脉信号中选择一者;其中,该等延迟元件所提供之该等时间延迟,在每两个连续该等延迟时脉信号间之时间落后,经设定为较该等延迟元件所提供该等时间延迟最短者为少;一相位比较器,用以比较与该延迟回路一输出相关之一信号相位和及于此之一参考时脉信号者,产生代表其间相位差之一相位差时脉信号;以及一延迟设定电路,根据该相位比较器之该相位差信号,致使该选择器改变对该等延迟时脉信号一者之选择,以如是之方式降低该相位差。3.如申请专利范围第2项所述之该振荡电路,其中,该延迟回路尚包括串联至该时脉延迟电路、具有串联的复数延迟元件之一数位延迟线,系对与回授至该延迟回路之该时脉信号相关之一信号、回授至该延迟回路之该时脉信号、或来自该时脉延迟电路之该延迟时脉信号,延迟一可变动时间延迟,致使回授至该延迟回路之该时脉信号,经延迟至少该数位延迟线和该时脉延迟电路所提供之该时间延迟;其中,根据来自该相位比较器该相位差信号,该延迟设定电路可设定由该数位延迟线所提供之该可变动时间延迟,以如是之方式降低相位差。4.如申请专利范围第3项所述之该振荡电路,其中,该数位延迟线所包含之该等延迟元件和该时脉延迟电路之该等延迟元件,是采用相同之半导体制程形成。5.如申请专利范围第3项所述之该振荡电路,其中,该时脉延迟电路所包含之该等延迟元件,所提供之该等时间延迟最长者和最短者之差,等于或小于该数位延迟线或该数位延线延迟步阶所提供该变动时间延迟之最小变动量。6.如申请专利范围第5项所述之该振荡电路,其中,该时脉延迟电路包括与该等延迟元件并联之一限制延迟元件,用以对进入该时脉延迟电路该等延迟元件之相同信号延迟一特定时间延迟,该时间延迟等于或少于该数位延迟线提供之该变动时间延迟最小变动量或该数位延迟线延迟步阶、及该时脉延迟电路包括之该等延迟元件所提供之该等时间延迟最短者之总和;以及,该时脉延迟电路包括一装置,自该选择器所选择之该等延迟时脉信号一者和该限制延迟元件所延迟之该时脉信号中,选择提供较早进入之一者。7.如申请专利范围第6项所述之该振荡电路,其中,该延迟设定电路包括一计数器,系根据来自该相位比较器之该相位差信号增量或减量,致使该选择器根据该计数器若干最低位元値改变该等延迟时脉信号一者之选择,而根据该计数器剩余之若干最高位元,设定该数位延迟线所提供之该变动时间延迟。8.如申请专利范围第7项所述之该振荡电路,其中,该选择器自该等延迟元件之一者选择对应于该计数器该等最低位元値之该等延迟时脉信号一者,而该数位延迟线利用一个或多个该延迟元件对及于此之该时脉信号做延迟处理,而该延迟元件数系对应于该计数器该等剩余最高位元値。9.一种相位同步电路,包括:一延迟装置包括一时脉延迟电路,该时脉延迟电路包括复数延迟元件和一选择器;每一该延迟元件对一同一时脉信号延迟一特定时间延迟,该特定时间延迟不同于其他该等延迟元件所提供之其他时间延迟,以产生一延迟时脉信号;该选择器自该等延迟元件该等延迟信号中选择该延迟信号一者;其中,该等延迟元件所提供之该等时间延迟,在每两个连续该等延迟时脉信号间之时间落后,经设定为较该等延迟元件所提供该等时间延迟最短者为少;一相位比较器,用以比较该延迟装置一输出或与该延迟装置之输出相关之一信号之相位、与及于此之一参考时脉信号者,产生代表其间相位差之一相位差时脉信号;以及一延迟设定电路,根据该相位比较器之该相位差信号,致使该选择器改变对该等延迟时脉信号一者之选择,以如是之方式降低该相位差。10.如申请专利范围第9项所述之该相位同步电路,其中,该延迟装置尚包括串联至该时脉延迟电路、具有串联之复数延迟元件之一数位延迟线,系对该时脉信号或来来自该时脉延迟电路之该延迟时脉信号,延迟一可变动时间延迟,致使及于该延迟装置之该时脉信号,经延迟至少该数位延迟线和该时脉延迟电路所提供之该时间延迟;其中,根据来自该相位比较器该相位差信号,该延迟设定电路可设定由该数位延迟线所提供之该可变动时间延迟,以如是之方式降低相位差。11.如申请专利范围第10项所述之该相位同步电路,其中,该数位延迟线所包含之该等延迟元件和该时脉延迟电路之该等延迟元件,是采用相同之半导体制程形成。12.如申请专利范围第10项所述之该相位同步电路,其中,该时脉延迟电路所包含之该等延迟元件,所提供之该等时间延迟最长者和最短者之差,等于小于该数位延迟线或该数位延线延迟步阶所提供该变动时间延迟之最小变动量。13.如申请专利范围第12项所述之该相位同步电路,其中,该时脉延迟电路包括与该等延迟元件并联之一限制延迟元件,用以对进入该时脉延迟电路该等延迟元件之相同信号进行一特定时间延迟,该时间延迟等于或少于该数位延迟线提供之变动时间延迟最小变动量或该数位延迟线延迟步阶、及该时脉延迟电路包括之该等延迟元件所提供之该等时间延迟最短者之总和;以及,该时脉延迟电路包括一装置,自该选择器所选择之一延迟时脉信号和该限制延迟元件所延迟之时脉信号,选择提供较早进入之一者。14.如申请专利范围第13项所述之该相位同步电路,其中,该延迟设定电路包括一计数器,系根据来自该相位比较器之该相位差信号增量或减量,致使该选择器根据该计数器若干最低位元値改变一延迟时脉信号之选择状态,而根据该计数器剩余之若干最高位元,设定该数位延迟线所提供之该变动之时间延迟。15.如申请专利范围第14项所述之该相位同步电路,其中,该选择器自该等延迟元件之一者选择对应于该计数器该等最低位元値之该等延迟时脉信号一者,而该数位延迟线利用一个或多个该延迟元件对及于此之时脉信号做延迟处理,而该延迟元件数系对应于该计数器该等剩余最高位元値。图式简单说明:第一图系显示根据本发明一实施例能整合于一积体电路内之一时脉产生系统架构之方块图;第二图系显示根据本发明实施例时脉产生电路2详细架构的方块图;第三图系显示第二图时脉产生电路所包含之第一和第二数位延迟线每一者之架构方块图;第四图系显示第二图时脉产生电路所包含之第一和第二时脉延迟电路每一者之架构方块图;第五图系显示及于第四图时脉延迟电路之一时脉信号、以及经由时脉延迟电路所包含之八个平行精细延迟元件和一个限制延迟电路延迟之时脉信号间时间落后之时序图示;第六图系显示本实施例时脉产生电路一回路控制电路架构与其周边电路的方块图;第七图系显示第二图时脉产生电路所包括之第一和第二时脉延迟设定电路每一者之架构方块图;第八图所示为当一外部重置信号以LOW准位及于本发明实施例后、时脉产生电路操作顺序之时序图;第九图系显示当倍频时脉信号业经保持固定某一段期间后、根据本发明实施例时脉产生电路操作顺序之时序图;第十图系显示当倍频时脉信号四个周期长大于外部时脉信号周期长时、根据本发明实施例时脉产生电路操作顺序之时序图;第十一图系显示习知时脉产生电路的方块图;第十二图系显示习知延迟调整电路和数位延迟线架构之示意电路图;第十三图系显示习知振荡电路操作一例之时序图;第十四图系显示由习知时脉产生电路所产生之倍频时脉信号和锁相时脉信号、与一参考时脉信号间之时序图示;以及第十五图系显示习知一锁相回路之方块图示。 |
