| 主权项 |
1.一种半导体积体电路之电容器,其包含:一下电极成形于绝缘基材预定部份上,该电极系由导电材料制成;一绝缘层形成于包括下电极之绝缘基材上且设置一通孔,故下电极表面暴露于预定部份;一介电层成形于绝缘层上及通孔内;及一上电极成形于介电层包括通孔之预定部份且具有堆叠层构造例如「导电插塞/导电层图样」。2.如申请专利范围第1项之半导体积体电路之电容器,其中该下电极系由基于铝合金或基于铜合金制成。3.如申请专利范围第1项之半导体积体电路之电容器,其中该绝缘基材进一步于下电极下方设置一导电插塞连结至下电极。4.如申请专利范围第1或3项之半导体积体电路之电容器,其中该导电插塞系由选自基于钨-铝合金及基于铜合金之任一者制成。5.如申请专利范围第4项之半导体积体电路之电容器,其中于导电插塞为钨制成之例,通孔中进一步设置一金属障壁层。6.如申请专利范围第5项之半导体积体电路之电容器,其中该金属障壁层具有由Ti,Ta,W,Mo,TiN,TiW,TaN,MoN,W-N,W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N中之任一者制成之单层构造或由其组合制成之沈积层构造。7.如申请专利范围第1项之半导体积体电路之电容器,其中该导电层图样系由基于铝合金或基于铜合金制成。8.如申请专利范围第1项之半导体积体电路之电容器,其中该介电层具有以P-TEOS,PEOX,PESiN,HDP,Ta2O5,SOG,O3-TEOS,BST及PZT之任一者制成之单层构造或由其组合形成之沈积层构造。9.如申请专利范围第1项之半导体积体电路之电容器,其中该下电极及上电极上方进一步成形一抗反射层。10.如申请专利范围第9项之半导体积体电路之电容器,其中该抗反射层具有由Ti,Ta,W,Mo,TiN,TiW,TaN,MoN,W-N,W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N中之任一者制成之单层构造或由其组合制成之沈积层构造。11.如申请专利范围第1项之半导体积体电路之电容器,其中该下电极、形成上电极之导电图样及导电插塞分别于其下表面成形一金属障壁层。12.如申请专利范围第11项之半导体积体电路之电容器,其中该金属障壁层具有由Ti,Ta,W,Mo,TiN,TiW,TaN,MoN,W-N,W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N中之任一者制成之单层构造或由其组合制成之沈积层构造。13.一种制造半导体积体电路之电容器之方法,包含下列步骤:形成一第一导电层于一绝缘基材上;选择性蚀刻第一导电层而同时于基材上形成一第一接线及下电极;形成一绝缘层于包括第一接线及下电极之基材上;选择性蚀刻绝缘层俾暴露下电极表面预定部份藉此形成一第一通孔;形成一介电膜于绝缘膜上及于第一通孔内;选择性蚀刻绝缘及介电膜,故第一接线表面暴露于其预定部份而于绝缘膜形成一第二通孔;于第一及第二通孔形成一导电插塞于第一及第二通孔;形成一第二导电膜于包括导电插塞之介电膜上;及蚀刻第二导电膜而同时形成一第二接线连结于第二通孔内部之导电插塞及一上电极具有「导电插塞/导电层图样」之堆叠构造。14.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该第一及第二导电层系由基于铝合金或基于铜合金制成。15.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该绝缘基材进一步于下电极下方设置一导电插塞连结至下电极。16.如申请专利范围第13或15项之制造半导体积体电路之电容器之方法,其中该导电插塞系由选自基于钨-铝合金及基于铜合金之任一者制成。17.如申请专利范围第16项之制造半导体积体电路之电容器之方法,其中于导电插塞系由钨制成之例,第一及第二通孔内部进一步设置金属障壁层。18.如申请专利范围第17项之制造半导体积体电路之电容器之方法,其中该金属障壁层具有由Ti,Ta,W,Mo,TiN,TiW,TaN,MoN,W-N,W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N中之任一者制成之单层构造或由其组合制成之沈积层构造。19.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该导电层图样系由基于铝合金或基于铜合金制成。20.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该介电层具有以P-TEOS,PEOX,PESiN,HDP,Ta2O5,SOG,O3-TEOS,BST及PZT之任一者制成之单层构造或由其组合形成之沈积层构造。21.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该方法进一步包含一形成第一导电层随后形成抗反射层于其全表面上之步骤。22.如申请专利范围第21项之制造半导体积体电路之电容器之方法,其中于第一导电层上方进一步成形一抗反射层之例,抗反射层于第一导电层被蚀刻之同时一起被蚀刻。23.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该方法进一步包含一形成第二导电层随后形成抗反射层于其全表面上之步骤。24.如申请专利范围第23项之制造半导体积体电路之电容器之方法,其中于第二导电层上方进一步成形一抗反射层之例,抗反射层于第二导电层被蚀刻之同时一起被蚀刻。25.如申请专利范围第21或23项之制造半导体积体电路之电容器之方法,其中该抗反射层具有由Ti,Ta,W,Mo,TiN,TiW,TaN,MoN,W-N,W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N中之任一者制成之单层构造或由其组合制成之沈积层构造。26.如申请专利范围第23项之制造半导体积体电路之电容器之方法,其中于第一导电层上方进一步成形一抗反射层之例,绝缘层被蚀刻而当第一通孔形成时,该抗反射层仍保留于下电极表面上。27.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该等步骤进一步包含于形成第一导电层之前形成一金属障壁层于绝缘基材上之步骤。28.如申请专利范围第27项之制造半导体积体电路之电容器之方法,其中于形成第一导电层前进一步形成金属障壁层之例,该金属障壁层系与第一导电层同时被蚀刻。29.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该等步骤进一步包含形成导电插塞,随后形成金属障壁层于包括导电插塞之介电层上之步骤。30.如申请专利范围第29项之制造半导体积体电路之电容器之方法,其中于金属障壁层进一步形成于包括导电插塞之介电层上之例,金属障壁层系于第二导电层被蚀刻之同时被蚀刻。31.如申请专利范围第27或29项之制造半导体积体电路之电容器之方法,其中该金属障壁层具有由Ti,Ta,W,Mo,TiN,TiW,TaN,MoN,W-N,W-Si-N,Ta-Si-N,W-B-N及Ti-Si-N中之任一者制成之单层构造或由其组合制成之沈积层构造。32.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该于第一及第二通孔形成导电插塞之步骤包含于包括第一及第二通孔之介电层上形成一导电层及平坦化该导电层至暴露介电层表面之步骤。33.如申请专利范围第32项之制造半导体积体电路之电容器之方法,其中该导电层系利用CMP方法或反向蚀刻方法平坦化。34.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该方法进一步包含于形成第一通孔后进行RF蚀刻过程之步骤。35.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该方法进一步包含于形成导电插塞后进行RF蚀刻过程之步骤。36.如申请专利范围第13项之制造半导体积体电路之电容器之方法,其中该方法进一步包含于形成第二通孔后进行RF蚀刻过程之步骤。37.如申请专利范围第34,35及36项中任一项之制造半导体积体电路之电容器之方法,其中该RF蚀刻方法可以湿式蚀刻法或乾式蚀刻法替代。38.如申请专利范围第34项之制造半导体积体电路之电容器之方法,其中该RF蚀刻过程系进行至绝缘层蚀刻时产生的副产物被去除高达100至400埃厚度为止。图式简单说明:第一图显示剖面图用于示例说明根据先前技术用于逻辑电路或类比电路之PIP型电容器构造;第二图显示剖面图用于示例说明根据先前技术用于逻辑电路或类比电路之MIM型电容器构造;第三图显示剖面图用于示例说明根据本发明用于逻辑电路或类比电路之MIM型电容器构造;第四图a至第四图e显示剖面图用以示例说明第三图所示电容器之制法之各步骤。 |
