| 主权项 |
1.一种可调整式双输出迟滞闩锁电路,包含:一操作电压源,具有一第一电压端与一第二电压端;成共射极连接的第一与第二双载子电晶体,输入电压接于该两双载子电晶体的基极之间;一第一电阻,其第一端连接至该第一电压端,其第二端连接至该第一双载子电晶体之集极;一第二电阻,其第一端连接至该第一电压端,其第二端连接至该第二双载子电晶体之集极;一第一定电流源,其第一端连接至该第一与第二双载子电晶体之射极共同接点,其第二端连接至该第二电压端;成电流镜连接的第三与第四双载子电晶体,该两双载子电晶体之基极共同接点连接至该第一双载子电晶体之集极,且该第三双载子电晶体的集极电流作为第一输出电流,该第四双载子电晶体的集极连接至该第二双载子电晶体之集极;成电流镜连接的第五与第六双载子电晶体,该两双载子电晶体之基极共同接点连接至该第二双载子电晶体之集极,且该第六双载子电晶体的集极电流作为第二输出电流,该第五双载子电晶体的集极连接至该第一双载子电晶体之集极;第三、第四、第五与第六电阻,各该电阻的第一端分别接到该第三、第四、第五与第六双载子电晶体的射极,各该电阻的第二端接在一起;及一第二定电流源,其第一端连接至该第三、第四、第五与第六电阻之各第二端之共同接点,其第二端连接至该第二电压端。2.如申请专利范围第1项之可调整式双输出迟滞闩锁电路,更包含:一第七电阻,其第一端连接至该第一电压端,其第二端连接至该第三双载子电晶体之集极;及一第八电阻,其第一端连接至该第一电压端,其第二端连接至该第六双载子电晶体之集极,由该第七与第八电阻的第二端取出电压信号作为输出信号。3.如申请专利范围第1或2项之可调整式双输出迟滞闩锁电路,其中该第一、第二、第三、第四、第五与第六双载子电晶体为npn双载子电晶体。4.如申请专利范围第1或2项之可调整式双输出迟滞闩锁电路,其中,该第一、第二、第三、第四、第五与第六双载子电晶体系为pnp双载子电晶体。5.如申请专利范围第1或2项之可调整式双输出迟滞闩锁电路,其中该第三、第四、第五与第六电阻中,至多有四者之电阻値为零。6.一种可调整式双输出迟滞闩锁电路,包含:一操作电压源,具有一第一电压端与一第二电压端;成共源极连接的第一与第二MOS电晶体,输入电压接于该两MOS电晶体的闸极之间;一第一电阻,其第一端连接至该第一电压端,其第二端连接至该第一MOS电晶体之汲极;一第二电阻,其第一端连接至该第一电压端,其第二端连接至该第二MOS电晶体之汲极;一第一定电流源,其第一端连接至该第一与第二MOS电晶体之源极共同接点,其第二端连接至该第二电压端;成电流镜连接的第三与第四MOS电晶体,该两MOS电晶体之闸极共同接点连接至该第一MOS电晶体之汲极,且该第三MOS电晶体的汲极电流作为第一输出电流,该第四MOS电晶体的汲极连接至该第二MOS电晶体之汲极;成电流镜连接的第五与第六MOS电晶体,该两MOS电晶体之闸极共同接点连接至该第二MOS电晶体之汲极,且该第六MOS电晶体的汲极电流作为第二输出电流,该第五MOS电晶体的汲极连接至该第一MOS电晶体之汲极;第三、第四、第五与第六电阻,各该电阻的第一端分别接到该第三、第四、该五与第六MOS电晶体的源极,各该电阻的第二端接在一起;及一第二定电流源,其第一端连接至该第三、第四、第五与第六电阻之各第二端之共同接点,其第二端连接至该第二电压端。7.如申请专利范围第6项之可调整式双输出迟滞闩锁电路,更包含:一第七电阻,其第一端连接至该第一电压端,其第二端连接至该第三MOS电晶体之汲极;及一第八电阻,其第一端连接至该第一电压端,其第二端连接至该第六MOS电晶体之汲极,由该第七与第八电阻的第二端取出电压信号作为输出信号。8.如申请专利范围第6或7项之可调整式双输出迟滞闩锁电路,其中该第一、第二、第三、第四、第五与第六MOS电晶体为NMOS电晶体。9.如申请专利范围第6或7项之可调整式双输出迟滞闩锁电路,其中该第一、第二、第三、第四、第五与第六OS电晶体系为PMOS电晶体。10.如申请专利范围第6或7项之可调整式双输出迟滞闩锁电路,其中该第三、第四、第五与第六电阻中,至多有四者之电阻値为零。图式简单说明:第一图A显示一种习用之迟滞电路之电路图。第一图B至第一图D系显示依第一图A电路所得之输入电压与输出电压之关系图。第二图A显示另一种习用之迟滞闩锁电路之电路图。第二图B显示依第二图A电路所得之输入电压与输出电压之关系图。第二图C系对应于第二图A之习用迟滞闩锁电路,更加上一输出级之电路图。第三图A显示依本创作第一实施例之可调整式双输出迟滞闩锁电路之电路图,其输出为电流,且其电晶体系采用npn双载子电晶体。第三图B显示依本创作第一实施例之可调整式双输出迟滞闩锁电路之电路图,其输出为电压,且其电晶体系采用npn双载子电晶体。第四图A显示依本创作之可调整式双输出迟滞闩锁电路之输入电压与两组输出电流之关系图。第四图B显示依本创作之可调整式双输出迟滞闩锁电路之输入电压与两组输出电压之关系图。第五图A显示依本创作第二实施例之可调整式双输出迟滞闩锁电路之电路图,其输出为电流,且其电晶体系采用NMOS电晶体。第五图B显示依本创作第二实施例之可调整式双输出迟滞闩锁电路之电路图,其输出为电压,且其电晶体系采用NMOS电晶体。第六图A与第六图B系显示以pnp双载子电晶体完成本创作第一实施例之电路图。第七图A与第七图B系显示以PMOS电晶体完成本创作第二实施例之电路图。 |
