| 主权项 |
1.一种具备有多层垫片之半导体元件,其构成特征在于包含有:第1层间绝缘膜,系形成在半导体基板上;第1导电性垫片,系形成在前述第1层间绝缘膜上之所定部份,并沿着垫片窗领域之一面的外轮廓部而具有以长远延长的形状;第2层间绝缘膜,系形成在包含前述第1导电性垫片之前述第1层间绝缘膜上,而具备可使前述第1导电性垫片表面之所定部份露出的第1载运洞;第1导电性插头(塞子),系形成在前述第1载运洞内;第2导电性垫片,系形成在可与前述第1导电性插头相连结之前述第2层间绝缘膜上的所定部份,并沿着垫片窗领域之一面的外轮廓部而具有以长远延长之形状;第3层间绝缘膜,系形成在包含前述第2导电性垫片之前述第2层间绝缘膜上,而具备可使前述第2导电性垫片表面之所定部份露出的第2载运洞;第2导电性插头(塞子),系形成在前述第2载运洞内;以及第3导电性垫片,系形成在可与前述第2导电性插头相连结之前述第3层间绝缘膜上的所定部份。2.如申请专利范围第1项之具备有多层垫片的半导体元件,其中;前述第1至第3导电性垫片乃由铝合金式铜合金所成。3.如申请专利范围第1项之具备有多层垫片的半导体元件,其中;前述第1.第2载运洞乃具有边缘阵列构造或具有条棒形态。4.如申请专利范围第1项之具备有多层垫片的半导体元件,其中;前述第1.第2导电性插头(塞子)乃由钨、铝合金或铜合金之中所选择之任一种所成。5.如申请专利范围第4项之具备有多层垫片的半导体元件,其中;前述第1.第2导电性插头(塞子),若以钨形成之场合,在前述第1.第2载运洞内再予形成第1.第2障壁金属膜。6.如申请专利范围第5项之具备有多层垫片的半导体元件,其中;前述第1.第2障壁金属膜乃具有钛/氮化钛积层构造。7.如申请专利范围第1项之具备有多层垫片的半导体元件,其中;在前述第1至第3导电性垫片上,再予形成氮化钛或钛/氮化钛积层构造之反射防止膜。8.如申请专利范围第1项之具备有多层垫片的半导体元件,其中;前述第1.第2导电性垫片乃具有2-5m之宽度。9.如申请专利范围第1项之具备有多层垫片的半导体元件,其中尚含有:第4层间绝缘膜及第4导电性垫片,系具备有前述多层垫片之半导体元件,再含有具备可使前述第3导电性垫片的表面之所定部份露出之宽大载运洞;而具备前述宽大载运洞之前述第4层间绝缘膜,乃形成在包含前述第3导电性垫片之前述第3层间绝缘膜上;及而前述第4导电性垫片,乃形成在包含前述宽大载运洞之前述第4层间绝缘膜上之所定部份。10.如申请专利范围第1项之具备有多层垫片的半导体元件,其中:于前述垫片窗领域下部之前述第1.第2层间绝缘膜之中,最少亦在其任一膜上再予形成具有玛赛克排列之任意个数的缓冲层。11.如申请专利范围第10项之具备有多层垫片的半导体元件,其中:前述缓冲层乃在前述第1.第2层间绝缘膜上形成为具有相互为同样之玛赛克排列构造,或具有以曲折(蛇形)方式之偏差位L作排列构造。12.如申请专利范围第10项之具备有多层垫片的半导体元件,其中,前述缓冲层乃具有相互所邻接之二个缓冲层间之间隔为0.7-0.8m,而各自具有0.4-0.6m之宽度。13.如申请专利范围第10项之具备有多层垫片的半导体元件,其中,前述缓冲层乃与前述第1至第3层间绝缘膜为相异之物质所成。14.如申请专利范围第13项之具备有多层垫片的半导体元件,其中,前述异种物质系在铝合金、铜合金、聚化矽之中所选择的任何一种。15.一种具备有多层垫片之半导体元件,其构成特征在于包含有:第1层间绝缘膜,系形成在半导体基板上之第1领域的垫片形成部,在连结第2领域之单元形成部与垫片形成部的连结部、以及在第3领域之单元形成部的整面;第1导电性垫片,系形成在前述第1层间绝缘膜上之第2领域;第2层间绝缘膜,系形成在包含前述第1导电性垫片之前述第1层间绝缘膜上,而具备可使前述第1导电性垫片表面之所定部份露出的条棒形状之第1载运洞;第1导电性插头(塞子),系形成在前述第1载运洞内;第2导电性垫片,系形成在可与前述第1导电性插头相连结之前述第2层间绝缘膜上的第2领域;第3层间绝缘膜,系形成在包含前述第2导电性垫片之前述第2层间绝缘膜上,而具备可使前述第2导电性垫片表面之所定部份露出的条棒形状之第2载运洞;第2导电性插头(塞子),系形成在前述第2载运洞内;以及第3导电性垫片,系形成在前述第3层间绝缘膜上之第1.第2领域的所定部份之整面,并可与前述第2导电性插头(塞子)相连结。16.如申请专利范围第15项之具备有多层垫片的半导体元件,其中,前述第1至第3导电性垫片乃由铝合金或铜合金所成。17.如申请专利范围第15项之具备有多层垫片的半导体元件,其中,前述第1.第2导电性插头(塞子)乃由在钨、铝合金及铜合金之中所选择之任一种所成。18.如申请专利范围第17项之具备有多层垫片的半导体元件,其中,前述第1.第2导电性插头以钨形成之场合,即在前述第1.第2载运洞内再予形成第1.第2障壁金属膜。19.如申请专利范围第18项之具备有多层垫片的半导体元件,其中,前述第1.第2障壁金属膜具有钛/氮化钛积层构造。20.如申请专利范围第15项之具备有多层垫片的半导体元件,其中,在前述第1至第3导电性垫片上,再予形成氮化钛或钛/氮化钛积层构造之反射防止膜。21.如申请专利范围第15项之具备有多层垫片的半导体元件,其含有:第4层间绝缘膜及第4导电性垫片,系具备有前述多层垫片之半导体元件尚具备宽大载运洞而可使前述第3导电性垫片表面的所定部份露出;而具备有前述宽大载运洞之前述第4层间绝缘膜,乃形成在包含前述第3导电性垫片的前述第3层间绝缘膜上;而前述第4导电性垫片乃形成在包含前述宽大载运洞之前述第4层间绝缘膜上的第1.第2领域所定部份。22.一种具备有多层垫片之半导体元件,其构成特征在于包含有:第1层间绝缘膜,系形成在半导体基板上;第1导电性垫片,系形成在前述第1层间绝缘膜上,而于中央部具备多数个之贯通孔;第2层间绝缘膜,系形成在包含前述第1导电性垫片之前述第1层间绝缘膜上,并具备有可使垫片窗领域外轮廓之前述第1导电性垫片表面的所定部份露出之第1载运洞;第1导电性插头(塞子),系形成在前述第1载运洞内;第2导电性垫片,系形成在前述第2层间绝缘膜上而与上述第1导电性插头相连结,并在中央部形成有宽大贯通孔之闭曲线形;第3层间绝缘膜,系形成在包含上述第2导电性垫片之前述第2层间绝缘膜上,并具备有使前述第2导电性垫片表面之所定部份可露出的第2载运洞;第2导电性插头(塞子),系形成在前述第2载运洞内;以及第3导电性垫片,系形成在前述第3层间绝缘膜上之所定部份,而与上述第2导电性插头相连结。23.如申请专利范围第22项之具备有多层垫片的半导体元件,其中,前述第1至第3导电性垫片乃依铝合金或铜合金所成。24.如申请专利范围第22项之具备有多层垫片的半导体元件,其中,前述第1.第2导电性插头乃由钨、铝合金或铜合金之中所选择的任一种所成。25.如申请专利范围第24项之具备有多层垫片的半导体元件,其中,前述第1.第2导电性插头以钨形成之场合,即,在前述第1.第2载运洞在再予形成第1.第2障壁金属膜。26.如申请专利范围第25项之具备有多层垫片的半导体元件,其中,前述第1.第2障壁金属膜乃具有钛/氮化钛积层构造。27.如申请专利范围第22项之具备有多层垫片的半导体元件,其中,在前述第1至第3导电性垫片上,再予形成氮化钛或钛/氮化钛积层构造的反射防止膜。28.如申请专利范围第22项之具备有多层垫片的半导体元件,其中,具备于前述第1导电性垫片之前述贯通孔,其相互邻接之2个贯通孔间的第1导电性间隔为1-2m,而各自具有2-6m之宽度。29.如申请专利范围第22项之具备有多层垫片的半导体元件,其中,与前述第1导电性插头相连结之部份的前述第1导电性垫片乃具有2-5m之宽度。30.如申请专利范围第22项之具备有多层垫片的半导体元件,其中再含有:第4层间绝缘膜及第4导电性垫片,系具备前述多层垫片之半导体元件,尚具备宽大载运洞而使前述第3导电性垫片表面之所定部份可露出;而具备前述宽大载运洞之前述第4层间绝缘膜,乃形成在包含前述第3导电性垫片之前述第3层间绝缘膜上;及而前述第4导电性垫片乃形成在包含前述宽大载运洞之前述第4层间绝缘膜上的所定部份。31.一种具有多层垫片之半导体元件的制造方法,其制程特征在于包含有:第1层间绝缘膜形成工程,系在半导体基板上形成层间绝缘膜;第1导电性垫片形成工程,系在上述第1层间绝缘膜上之所定部份,沿着垫片窗领域之一面的外轮廓部形成以长远延长之形状的垫片;第2层间绝缘膜形成工程,系在包含上述第1导电性垫片之前述第1层间绝缘膜上,形成具备有第1载运洞之层间绝缘膜;第1导电性插头形成工程,系形成在前述第1载运洞内;第2导电性垫片形成工程,系在前述第2层间绝缘膜上之所定部份形成使与上述第1导电性插头可相连结,而沿着垫片窗领域之一面的外轮廓部以长远延长之形状的导电性垫片;第3层间绝缘膜形成工程,系在包含上述第2导电性垫片之前述第2层间绝缘膜上,形成具有第2载运洞之层间绝缘膜;第2导电性插头形成工程,系形成在前述第2载运洞内;以及第3导电性垫片形成工程,系使与上述第2导电性插头相连结而形成在前述第3层间绝缘膜上之所定部份的导电性垫片。32.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其中,前述第1至第2导电性垫片乃以铝合金或铜合金所形成。33.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2载运洞乃形成为边缘阵列构造或形成为条棒形态。34.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2导电性插头系由钨、铝合金或铜合金之中所选择的任何一种所形成。35.如申请专利范围第34项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2导电性插头以钨所形成之场合,即,再包含在前述第1.第2载运洞内再予形成第1.第2障壁金属膜之工程。36.如申请专利范围第35项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2障壁金属膜乃为形成钛/氮化钛积层构造。37.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其中,于形成前述第1至第3导电性垫片之前,再包含有分别在前述各自之第1至第3导电性垫片上形成氮化钛或钛/氮化钛积层构造之反射防止膜的工程。38.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2导电性垫片乃形成为2-5m之宽度。39.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其再包含有:第4层间绝缘膜形成工程,系形成前述第3导电性垫片之工程之后,在包含前述第3导电性垫片之前述第3层间绝缘膜上,具备有宽大载运洞;及第4导电性垫片形成工程,系可与前述第3导电性垫片相连结,而在包含前述宽大载运洞之前述第4层间绝缘膜上的所定部份形成垫片。40.如申请专利范围第31项之具备有多层垫片之半导体件的制造方法,其中,在前述垫片窗领域下部之前述第1.第2层间绝缘膜之中,最少亦在其中之任一膜上再予形成具有玛赛克排列之任意个数的缓冲层。41.如申请专利范围第40项之具备有多层垫片之半导体元件的制造方法,其中,前述缓冲层于前述第1.第2层间绝缘膜上可形成为具有同样之玛赛克排列构造,或形成为具有以曲折(蛇行)方式之偏差位置的玛赛克排列构造。42.如申请专利范围第40项之具备有多层垫片之半导体元件的制造方法,其中,前述缓冲层乃形成为其相互所邻接之2个缓冲层间的间隔为0.7-0.8m,并分别具有0.4-0.6m之宽度。43.如申请专利范围第40项之具备有多层垫片之半导体元件的制造方法,其中,前述缓冲层系形成为与前述第1至第3层间绝缘膜为异种之物质。44.如申请专利范围第43项之具备有多层垫片之半导体元件的制造方法,其中,前述异种之物质为在铝合金、铜合金、聚化矽之中所选择的任一种。45.如申请专利范围第31项之具备有多层垫片之半导体元件的制造方法,其前述第1导电性插头之形成工程,包含有:导电性膜形成工程,系形成在包含前述第1载运洞之前述第2层间绝缘膜的整面;及平坦化工程,系将前述导电性膜施予CNP工程。46.一种具备有多层垫片之半导体元件的制造方法,其形成工程特征在于包含有:第1层间绝缘膜形成工程,系形成在半导体基板上的第1领域之垫片形成部、连结第2领域之单元形成部与垫片形成部的连结部、以及第3领域的单元形成部之整面;第1导电性垫片形成工程,系形成在上述第1层间绝缘膜上之第2领域;第2层间绝缘膜形成工程,系形成在包含上述第1导电性垫片之前述第1层间绝缘膜上而具备有条棒形状之第1载运洞;第1导电性插头(塞子)形成工程,系形成在上述第1载运洞内;第2导电性垫片形成工程,系形成在前述第2层间绝缘膜上之第2领域,而使其与上述第1导电性插头可相连结;第3层间绝缘膜形成工程,系在包含上述第2导电性垫片之前述第2层间绝缘膜上形成具备有条棒形状之第2载运洞;第2专电性插头形成工程,系形成在前述第2载运洞内;以及第3导电性垫片形成工程,系形成在前述第3层间绝缘膜上之第1.第2领域的所定部,而使其与上述第2导电性插头相连结。47.如申请专利范围第46项之具备有多层垫片之半导体元件的制造方法,其中,将前述第1至第3导电性垫片以铝合金或铜合金所形成。48.如申请专利范围第46项之具备有多层垫片之半导体元件的制造方法,其中,将前述第1.第2导电性插头以钨、铝合金或铜合金之中所选择的任一种所形成。49.如申请专利范围第48项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2导电性插头以钨形成之场合,即,再含有在前述第1.第2载运洞内形成第1.第2障壁金属膜之工程。50.如申请专利范围第49项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2障壁金属膜乃形成为金大/氮化钛积层构造。51.如申请专利范围第46项之具备有多层垫片之半导体元件的制造方法,其中,在形成前述第1至第3导电性垫片之前,尚含有在前述第1至第3导电性垫片上分别各自再予形成氮化钛、或钛/氮化钛积层构造之反射防止膜形成工程。52.如申请专利范围第46项之具备有多层垫片之半导体元件的制造方法,其中,前述第1导电性插头形成工程乃经过含有:导电性膜形成工程,系形成在包含前述第1载运洞之前述第2层间绝缘膜的整面;及平坦化工程,系对前述导电性膜施予CMP工程。53.如申请专利范围第46项之具备有多层垫片之半导体元件的制造方法,其中,在前述第3导电性垫片之形成工程之后,其形成工程再含有:第4层间绝缘膜形成工程,系形成在包含前述第3导电性垫片之前述第3层间绝缘膜上而具备有宽大载运洞;第4导电性垫片形成工程,系形成在包含前述宽大载运洞之前述第4层洞绝缘膜上的第1.第2领域所定部份而使其与前述第3导电性垫片相连络。54.一种具备有多层垫片之半导体元件的制造方法,其构成特征在于包含有:第1层间绝缘膜形成工程,系形成在半导体基板上;第1导电性垫片形成工程,系在上述第1层间绝缘膜上之所定部份并于其中央部形成具备有多数个之贯通孔;第2层间绝缘膜形成工程,系在包含上述第1导电性垫片之前述第1层间绝缘膜上形成具备有第1载运洞;第1导电性插头形成工程,系形成在上述第1载运洞内;第2导电性垫形成工程,系在前述第2层间绝缘膜上并于其中央部形成有宽大贯通孔的间曲线形并与上述第1导电性插头相连结,第3层间绝缘膜形成工程,系在包含上述第2导电性垫片之前述第2层间绝缘膜上形成具备有第2载运洞;第2导电性插头形成工程,系形成在前述第2载运洞内;以及第3导电性垫片形成工程,系形成在前述第3层间绝缘膜上之所定部份,并使其与上述第2导电性插头相连结。55.如申请专利范围第54项之具备有多层垫片之半导体元件的制造方法,其中,前述第1至第3导电性垫片乃以铝合金或铜合金所形成。56.如申请专利范围第54项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2导电性插头系于钨、铝合金、或铜合金之中所选择的任何一种研形成。57.如申请专利范围第56项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2导电性插头以钨形成之场合,即,再包含于前述第1.第2载运洞内形成第1.第2障壁金属膜之工程。58.如申请专利范围第57项之具备有多层垫片之半导体元件的制造方法,其中,前述第1.第2障壁金属膜乃形成为钛/氮化钛积层构造。59.如申请专利范围第54项之具备有多层垫片之半导体元件的制造方法,其中,在形成前述第1至第3导电性垫片之前,再包含有:氮化钛或钛/氮化钛积层构造之反射防止膜形成工程,系各自分别形成在前述之第1至第3导电性垫片上。60.如申请专利范围第54项之具备有多层垫片之半导体元件的制造方法,其中,将在前述第1导电性垫片所具备之前述贯通孔,形成为其相互所邻接之2个贯通孔之间的第1导电性垫片间隔为1-2m,并各自分别具有2-6m之宽度。61.如申请专利范围第54项之具备有多层垫片之半导体元件的制造方法,其中,将与前述第1导电性插头相连结之部份的前述第1导电性垫片,形成为具有2-5m之宽度。62.如申请专利范围第54项之具备有多层垫片之半导体元件的制造方法,其中于前述第3导电性垫片形成工程之后,再包含有:第4层间绝缘膜形成工程,系在包含前述第3导电性垫片之前述第3层间绝缘膜上,而形成具备有宽大载运洞;及第4导电性垫片形成工程,系形成在包含前述宽大载运洞之前述第4层间绝缘膜上的所定部份,而使其与前述第3导电性垫片相连结。图式简单说明:第一图系表示具有依据本发明第1实施态样之多层垫片的半导体元件之构造的截面图。第二图为可适用于第1实施态样之第一图的早面图。第三图为可适用于第1实施态样之第一图的平面图。第四图为可适用于第1实施态样之第一图的平面图。第五图为可适用于第1实施态样之第一图的平面图。第六图系表示具有本发明第2实施态样之多层垫片的半导体元件之截面图。第七图为第三图之截面图。第八图系表示具有本发明第3实施态样之多层垫片的半导体元件之构造的截面图。第九图为第五图之平面图。第十图为具有本发明第4实施态样之多层垫片的半导体元件之构造的截面图。第十一图为第七图之平面图。第十二图为第七图之平面图。第十三图系表示具有本发明之第5实施态样的多层垫片之半导体元件的构造之截面图。第十四图为第九图之平面图。第十五图系表示具有本发明之第1实施态样的多层垫片的半导体元件之制造方法。第十六图系表示具有本发明之第1实施态样的多层垫片之半导体元件之制造方法。第十七图系表示具有本发明之第1实施态样的多层垫片之半导体元件之制造方法。第十八图系表示具有依本发明第2实施态样的多层垫片之半导体元件之制造方法。第十九图系表示具有依本发明第2实施态样之多层垫片的半导体元件之制造方法。第二十图系表示具有依本发明第2实施态样之多层垫片的半导体元件之制造方法。第二十一图系表示具有依本发明第3实施态样之多层垫片的半导体元件之制造方法。第二十二图系表示具有依本发明第3实施态样之多层垫片的半导体元件之制造方法。第二十三图系表示具有依本发明第3实施态样之多层垫片的半导体元件之制造方法。第二十四图系表示具有依本发明第4实施态样之多层垫片的半导体元件之制造方法。第二十五图系表示具有依本发明第4实施态样之多层垫片的半导体元件之制造方法。第二十六图系表示具有依本发明第4实施态样之多层垫片的半导体元件之制造方法。第二十七图系表示具有依本发明第5实施态样之多层垫片的半导体元件之制造方法。第二十八图系表示具有依本发明第5实施态样之多层垫片的半导体元件之制造方法。第二十九图系表示具有依本发明第5实施态样之多层垫片的半导体元件之制造方法。第三十图系表示习知之具有多层垫片的半导体元件之构造的截面图。第三十一图为第三十图之平面图。 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