| 主权项 |
1.一种半导体记忆体元件之感测放大器电路,包括:一第一NMOS电晶体,其源极连接至一互补资料线,其闸极耦接至一第一节点;一第二NMOS电晶体,其汲极耦接该第一NMOS电晶体之汲极,其闸极接收一写入致能信号,其源极接地;一第三NMOS电晶体,其源极接地,其闸极接收该写入致能信号;一第四NMOS电晶体,其汲极耦接该第三NMOS电晶体之汲极,其闸极耦接至一第二节点,其源极连接至一资料线;一第五NMOS电晶体,其汲极接收一第一感测放大致能信号,其闸极耦接该第二节点,其源极连接至该资料线与该第一节点;一第六NMOS电晶体,其汲极接收该第一感测放大致能信号,其闸极耦接该第一节点,其源极连接至该至补资料线与该第二节点;一第一PMOS电晶体,其汲极接收一第二感测放大致能信号,其闸极耦接该第二节点,其源极连接至该资料线与该第一节点;以及一第二PMOS电晶体,其汲极接收该第二感测放大致能信号,其闸极耦接该第一节点,其源极连接至该互补资料线与该第二节点。2.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,更包括一第七NMOS电晶体,配置于该感测放大器电路与该资料线间,该第七NMOS电晶体之汲极耦接该第一节点,其闸极接收一行位址信号,以及其源极连接至该资料线。3.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,更包括一第八NMOS电晶体,配置于该感测放大器电路与该互补资料线间,该第八NMOS电晶体之汲极耦接该第二节点,其闸极接收一行位址信号,以及其源极连接至该互补资料线。4.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,其中该半导体记忆体元件包括动态随机存取记忆体。5.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,其中该第一感测放大致能信号包括一低准位之接地信号。6.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,其中该第二感测放大致能信号包括一高准位之电压信号。7.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,其中该第一节点的电压准位相当于该位元线的电压准位。8.如申请专利范围第1项所述之半导体记忆体元件之感测放大器电路,其中该第二节点的电压准位相当于该互补位元线的电压准位。图式简单说明:第一图绘示的是习知一种感测放大器的电路图;第二图绘示的是依照本发明一较佳实施例的一种感测放大器的电路图;以及第三图系显示本发明之感测放大器于写入周期时之各相关信号的波形图。 |
