| 主权项 |
1.一种半导体积体电路装置,包括:第一电源,具有较第二电源高的电位;第一开关元件,连接于此第一电源与第一供电线之间;第二开关元件,连接于上述第二电源与第二供电线之间;第一电压下降电路,连接于上述第一电源与第一供电线之间;第二电压下降电路,连接于上述第二电源与第二供电线之间;以及顺序电路,连接于上述第一供电线与上述第二供电线之间,且由P通道MOSFET及N通道MOSFET所构成,而此P通道MOSFET的基板端子连接于上述第一电源,同时此N通道MOS-FET的基板端子连接于上述第二电源。2.如申请专利范围第1项所述的半导体积体电路装置,其中第一开关元件系由具有较构成顺序电路之P通道MOS-FET之临限电压的绝对値大的临限电压的P通道MOSFET所构成,且第二开关元件系由具有较构成顺序电路之N通道MOSFET之临限电压的绝对値大的临限电压的N通道MOSFET所构成。3.如申请专利范围第1项所述的半导体积体电路装置,其中第一电源系具有第一电位与较此第一电位高的第二电位的两种类的电位,通常被设定成此第一电位,且第一开关元件及第二开关元件均于不导通状态时被设定成第二电位。4.如申请专利范围第2项所述的半导体积体电路装置,其中第一电源系具有第一电位与较此第一电位高的第二电位的两种类的电位,通常被设定成此第一电位,且第一开关元件及第二开关元件均于不导通状态时被设定成第二电位。5.如申请专利范围第3项所述的半导体积体电路装置,其中第一电源的两种类的电位系自一电源由电压变换器所产生。6.如申请专利范围第4项所述的半导体积体电路装置,其中第一电源的两种类的电位系自一电源由电压变换器所产生。7.一种半导体积体电路装置,包括:第一电源,具有较第二电源高的电位;第三电源,具有较此第一电源高的电位;第一P通道MOSFET,连接于此第一电源与第一供电线之间;第二P通道MOSFET,连接于上述第一电源与第一节点之间;第三P通道MOSFET,连接于上述第一节点与上述第三电源之间;第一N通道MOSFET,连接于上述第二电源与第二供电线之间;第一电压下降电路,连接于上述第一节点与第一供电线之间;第二电压下降电路,连接于上述第二电源与第二供电线之间;以及顺序电路,连接于上述第一供电线与上述第二供电线之间,且由具有较上述第一至第三P通道MOSFET之临限电压的绝对値小的临限电压的P通道MOSFET及具有较上述第一N通道MOSFET之临限电压的绝对値小的临限电压的N通道MOSFET所构成,而此P通道MOSFET的基板端子连接于上述第一节点,同时此N通道MOSFET的基板端子连接于上述第二电源。8.如申请专利范围第7项所述的半导体积体电路装置,其中第一P通道MOS-FET系具有较上述第二及三P通道MOSFET之临限电压的绝对値小的临限电压,且控制此第一P通道MOS-FET之「H」位准之闸极信号的电位被设定成较第一电源的电位高。9.如申请专利范围第1.2.3.4.5.6.7或8项所述的半导体积体电路装置,其中第一及第二电压下降电路系由任意个二极体元件串联的电路所构成。10.如申请专利范围第1.2.3.4.5.6.7或8项所述的半导体积体电路装置,其中第一及第二电压下降电路系由将MOSFET的闸极与汲极相连而串联任意个此MOSFET的电路所构成。11.如申请专利范围第7项所述的半导体积体电路装置,其中控制第一和第二P通道MOSFET的闸极信号及控制第三P通道MOSFET和第一N通道MOSFET的闸极信号中之至少一者为相同的闸极信号。12.如申请专利范围第10项所述的半导体积体电路装置,其中第一和第二电压下降电路中至少一者系由临限电压之绝对値不同的MOSFET所构成。13.如申请专利范围第7项所述的半导体积体电路装置,其中第一电源系自第三电源由电压变换器所产生。14.如申请专利范围第7项所述的半享体积体电路装置,其中第三电源系自第一电源由电压变换器所产生。15.一种半导体积体电路装置,包括:第一供电线耦接至第一节点;第二供电线;第一p通道MOSFET耦接于上述第一节点和上述第二供电线之间,以提供第一电位给上述第二供电线;逻辑电路耦接至上述第二供电线,依上述第二供电线之第一电位而动作;上述逻辑电路包括第二p通道MOS-FET,上述第二p通道MOSFET之基板电极耦接至上述第一供电线;以及电压产生电路耦接于上述第一和第二供电线之间,以产生第二电位,且当上述第一p通道MOSFET不导通时,则提供上述第二电位给上述第二供电线;上述第二电位小于上述第一供电线之电位。16.如申请专利范围第15项所述之半导体积体电路装置,其中,上述电压产生电路包括一个二极体、或复数个串接之二极体。17.如申请专利范围第15项所述之半导体积体电路装置,其中,上述电压产生电路包括一图MOSFET、或复数个串接之MOSFET。18.如申请专利范围第15项所述之半导体积体电路装置,其中,上述电压产生电路包括复数个串接之MOSFET;在上述复数个MOSFET中,至少有一个MOSFET之临界电压绝对値小于其余MOSFET的临界电压绝对値。19.如申请专利范围第15项所述之半导体积体电路装置,其中,当上述第一p通道MOSFET导通时,上述第一供电线具有第一电位,当上述第一p通道MOSFET不导通时,上述第一供电线具有大于上述第一电位之第三电位。20.如申请专利范围第19项所述之半导体积体电路装置,更包括:第三p通道MOSFET耦接于上述第一节点和上述第一供电线之间;第四p通道MOSFET耦接于第二节点和上述第一供电线之间,上述第三和第四p通道MOSFET系互补交替地导通,其中,上述第一电位系施加给上述第一节点,上述第三电位系施加给上述第二节点。21.如申请专利范围第20项所述之半导体积体电路装置,其中,上述第一p通道MOSFET临界电压之绝对値不同于上述第三p通道MOSFET临界电压之绝对値。22.如申请专利范围第21项所述之半导体积体电路装置,其中,上述第一及第三p通道MOSFET中,当具有较高临界电压绝对値之p通道MOSFET导通时,则其闸极上施加有高于上述第一电位之特定电位。23.如申请专利范围第15项所述之半导体积体电路装置,其中,上述逻辑电路系为组合逻辑电路、或是顺序逻辑电路。24.如申请专利范围第15项所述之半导体积体电路装置,更包括:第一反向器接收上述逻辑电路之输出信号,用以将上述输出信号之逻辑値反向而输出第一信号;第二反向器接收上述第一反向器输出之第一信号,用以将上述第一信号之逻辑値反向而输出第二信号;第三供电线,其上施加有第四电位;以及位准转换电路耦接至上述第三供电线,用以将对应于上述第一和第二信号之一的H位准电位转换为另一H位准电位,上述另一H位准电位和上述第四电位相同。25.如申请专利范围第24项所述之半导体积体电路装置,其中,上述第一反向器包括:第五p通道MOSFET,上述第五p通道MOSFET具有源极耦接至上述第二供电线、及与上述第一供电线耦接之基板电极;上述第二反向器包括:第六p通道MOSFET,上述第六p通道MOSFET具有源极耦接至上述第二供电线、及与上述第一供电线耦接之基板电极。26.如申请专利范围第24项所述之半导体积体电路装置,其中,上述位准转换电路包括:第七p通道MOSFET,其源极耦接上述第三供电线,汲极耦接第三节点,以及与第四节点耦接之闸极;第八p通道MOSFET,其源极耦接上述第三供电线,汲极耦接上述第四节点,以及与上述第三节点耦接之闸极;第一n通道MOSFET耦接至上述第三节点,其闸极耦接至上述第一反向器之输出;第二n通道MOSFET耦接至上述第四节点,其闸极耦接至上述第二反向器之输出;其中,具有上述另一H位准电位之信号系由上述第三和第四节点之一所输出。图式简单说明:第一图系显示依据本发明之第一实施例之半导体积体电路装置的电路图。第二图系显示于第一图之重要部份之电位的时序图。第三图系显示依据本发明之第二实施例之半导体积体电路装置的电路图。第四图系显示于第三图之重要部份之电位的时序图。第五图系显示依据本发明之第三实施例之半导体积体电路装置的电路图。第六图系显示依据本发明之第四实施例之半导体积体电路装置的电路图。第七图系显示依据本发明之第五实施例之半导体积体电路装置的电路图。第八图系显示依据本发明之第六实施例之半导体积体电路装置的电路图。第九图系显示依据本发明之第七实施例之半导体积体电路装置的电路图。第十图系显示依据本发明之第八实施例之半导体积体电路装置的电路图。第十一图系显示依据本发明之第九实施例之半导体积体电路装置的电路图。第十二图系显示依据本发明之第十实施例之半导体积体电路装置的电路图。第十三图系显示依据本发明之第十一实施例之半导体积体电路装置的电路图。第十四图系显示依据本发明之第十二实施例之半导体积体电路装置的电路图。第十五图系显示依据本发明之第十三实施例之半导体积体电路装置的电路图。第十六图系显示依据本发明之第十四实施例之半导体积体电路装置的电路图。第十七图系显示依据习知之低电压动作之半导体积体电路装置的电路图。第十八图系显示构成习知之顺序电路之半导体积体电路装置的电路图。 |
