| 主权项 |
1.一种分离式闸极快闪记忆体之制造方法,其包括:提供一基底,该基底上形成有一闸结构,该闸结构具有一氧化层、位于该闸氧化层上之一浮置闸、位于该浮置闸上之一顶盖层以及位于该顶盖层、该浮置闸与该闸氧化层之侧壁上之一间隙壁;以该顶盖层与该间隙壁为罩幕,于该闸结构之两旁的该基底中形成一沟渠;于该沟渠所裸露之该基底表面,形成一第一介电层;于该沟渠底部之部分该第一介电层下方之该基底中,形成一源极/汲极区;进行一起始电压调整植入制程;移除该顶盖层、该间隙壁与该第一介电层;于该基底上方形成共形之一第二介电层;于该基底上方形成一导电层;定义该导电层、该第二介电层与该浮置闸,使该导电层转换为一控制闸;以及于该控制闸、该第二介电层与该浮置闸之侧壁上,形成一第三介电层。2.如申请专利范围第1项所述之一种快闪记忆体之制造方法,其中该沟渠之深度约介于0.1至1微米之间。3.如申请专利范围第1项所述之一种快闪记忆体之制造方法,其中形成该源极/汲极区之方法,包括以掺杂离子植入之能量约为20KeV至100KeV,将一掺杂离子以垂直该基底表面之方式植入该基底中。4.如申请专利范围第3项所述之一种快闪记忆体之制造方法,其中,该掺杂离子植入的剂量约为51014atoms/cm2-1.01016atoms/cm2。5.如申请专利范围第1项所述之一种快闪记忆体之制造方法,其中该起始电压调整植入制程之掺杂能量约为50KeV,且掺杂剂量约为11012atoms/cm2-501013 atoms/cm2。6.一种快闪记忆体之制造方法,其包括:提供一基底,该基底上形成有一闸氧化层、位于该闸氧化层上之一浮置闸、位于该浮置闸上之一顶盖层以及位于该顶盖层、该浮置闸与该闸氧化层之侧壁上之一间隙壁;于该顶盖层与该间隙壁所裸露之该基底中形成一沟渠;于该沟渠底部之该基底中,形成一源极/汲极区;移除该顶盖层与该间隙壁;于该基底上方形成共形之一介电层;以及于该基底上方形成一导电层。7.如申请专利范围第6项所述之一种快闪记忆体之制造方法,其中该沟渠之深度约介于0.1至1微米之间。8.如申请专利范围第6项所述之一种快闪记忆体之制造方法,其中形成该源极/汲极区之方法,包括以掺杂离子植入之能量约为20KeV至100KeV,将一掺杂离子以垂直该基底表面之方式植入该基底中。9.如申请专利范围第8项所述之一种快闪记忆体之制造方法,其中该掺杂离子植入的剂量约为51014atoms/cm2-1.01016atoms/cm2。10.如申请专利范围第6项所述之一种快闪记忆体之制造方法,其中于形成该源极/汲极区之后,更包括进行一起始电压调整植入制程。11.如申请专利范围第10项所述之一种快闪记忆体之制造方法,其中该起始电压调整植入制程之掺杂能量约为50KeV,且掺杂剂量约为11012atoms/cm2-5.01013atoms/cm2。12.一种快闪记忆体,其包括:一基底,该基底中具有至少两沟渠;一闸氧化层,该闸氧化层位于该些沟渠之间的该基底上;一浮置闸,该浮置闸位于该闸氧化层上;复数个源极/汲极区,该源极/汲极区位于该些沟渠底部之该基底中;一介电层,该介电层位于该基底上方,且该介电层共形于该浮置闸、该闸氧化层与该沟渠;以及一控制闸,该控制闸位于该介电层上。13.如申请专利范围第12项所述之一种快闪记忆体,其中该沟渠之深度约介于0.1至1微米之间。14.如申请专利范围第12项所述之一种快闪记忆体,其中该浮置闸之材质包括多晶矽。15.如申请专利范围第12项所述之一种快闪记忆体,其中该控制闸之材质包括多晶矽。16.如申请专利范围第12项所述之一种快闪记忆体,其中该些源极/汲极区位于该浮置闸两侧之该些沟渠底部的该基底中,且该源极/汲极区之位置相对于该浮置闸之位置,为一对称结构。图式简单说明:第一图所示系为习知一种具有分离式闸极之快闪记忆体之剖面试意图;第二图A图至第二图F图所示,为根据本发明一较佳实施例之一种快闪记忆体之制造方法的流程剖面图;第二图G图所示,为第二图F图沿I-I线之剖面图。 |
