| 主权项 |
1.一种使用于具有例如具有平行资料埠和每一连接至共同系统滙流排介面之动态随机存取记忆体(DRAM)之中央处理器之主控制器系统,一种改良的动态随机存取记忆体架构包括,包含经由相关的资料快取多储存格滙流排插槽缓冲区,连接于独立外部输出入资料写入资源埠,与相关内部动态随机存取记忆体间之许多独立序列资料介面之多埠内部快取动态随机存取记忆体库(AMPIC DRAM)阵列,动态随机存取记忆体库连接至单一滙流排插槽缓冲区,与专属于动态随机存取记忆体库之单一目的输出入资料读取资源埠,以个别地储存预定给记忆体库之缓冲区资料,及单独地读取出专属于输出入资料读取资源埠之储存资料。纵横式切换插入于每个输出入资料写入埠,和相关滙流排插槽缓冲区之间,而连接以输入资料至每一个纵横式切换之所有输出入资料写入埠,允许输出入资料写入埠对滙流排插槽缓冲区中储存格写入。2.如申请专利范围第1项之系统,其中由每一个输出入资料写入资源提供的资料包括对应于一输出入资料读取资源埠之信头目的位址,以及一装置,用以递送资料至专属于连接该目的位址之输出入资料读取资源埠之动态随机存取记忆体库之滙流排插槽缓冲区。3.如申请专利范围第1项之系统,其中每一个滙流排插槽缓冲区的储存格作为所有系统输出入资源之储存空间,且并不专属于特殊系统输出入资源。4.如申请专利范围第1项之系统,其中滙流排插槽缓冲区分割成储存格预定数,此数目与系统输出入资源有关。5.如申请专利范围第4项之系统,其中提供mn纵横式切换位置,m为系统输出入资源数,n为每一个滙流排插槽缓冲区之储存格数,藉以使得多埠内部快取动态随机存取记忆体操纵进入的资料讯息至单一滙流排插槽缓冲区中之储存格。6.如申请专利范围第1项之系统,其中当每一个输出入资料读取资源埠仅从相同专属于动态随机存取记忆体库读取时,所有输出入资料写入资源埠适合于写入动态随机存取记忆体库。7.如申请专利范围第6项之系统,其中滙流排插槽缓冲区空间依64位元组次序造成。8.如申请专利范围第7项之系统,其中资料包括非同步转换模式讯息,所有系统输出入资源同时启动以写入完整非同步转换模式讯息至单一滙流排插槽缓冲区。9.如申请专利范围第8项之系统,其中提供一16动态随机存取记忆体阵列,以产生16组每个横列于阵列上之64位元组储存格。10.如申请专利范围第1项之系统,其中所提供之阵列每一个指定一伫列优先权给不同的服务和资料,因此工作中的动态随机存取记忆体提供一种先进先出的架构。11.一种在多埠内部快取动态随机存取记忆体库(AMPIC DRAM)阵列中之方法,其中许多独立序列资料介面经由相关的资料快取多资料格滙流排插槽缓冲区,连接于每个分开的输出入资料写入资源埠与相关的内部动态随机存取记忆体之间,该避免共同系统滙流排介面竞争之方法,包括使单一滙流排插槽缓冲区专属于每一座动态随机存取记体库;使单一目的输出入资料读取资源埠专属于每一座动态随机存取记忆体库;纵横式资料切换位于每一座输出入资料写入资源埠与相关滙流排槽缓冲区之间;以及连接所有可输入资料之输出入资料写入资源埠至每一个纵横式切换。12.如申请专利范围第11项之方法,其中由每个输出入资料写入资源埠所提供之资料包括用来递送此资料至专属于动态随机存取记忆体库之滙流排插槽缓冲区之读取头目的位址,其中动态随机存取记忆体库交互地连接至目的位址之输出入资料读取资源埠。13.如申请专利范围第12项之系统,其中快取滙流排插槽缓冲区分割成预定储存格数,以及相关的系统输出入资源数。14.如申请专利范围第12项之方法,此方法提供mn纵横式切换,其中m是系统输出入资源数,n是每一座滙流排插槽缓冲区之储存格数,使得多埠内部快取动态随机存取记忆体操纵进入的资料讯息至单一滙流排插槽缓冲区内的任何储存格。15.如申请专利范围第14项之方法,其中经由所有的系统输出入资源包封或填满滙流排插槽缓冲区之储存格,为记忆体储存体提供连续的储存格,而无未使用的空间。16.如申请专利范围第15项之方法,其中当每一个输出入资料读取资源埠只从相关专属的动态随机存取记忆体库读取时,所有输出入资料写入资源埠被启动,以写入所有的动态随机存取记忆体库。17.如申请专利范围第16项之方法,其中滙流排插槽缓冲区大小降为64位元组的等级。18.如申请专利范围第17项之方法,其中该资料包括非同步转换模式讯息,以及同时启动以将非同步转换模式讯息完整地写入单一滙流排插槽缓冲区之所有系统输出入资源。19.如申请专利范围第18项之方法,其中提供16个动态随机存取记忆体阵列,以产生横列在阵列上之64位元组之16组储存格。20.如申请专利范围第11项之方法,其中提供阵列之纵列,每一纵列为不同服务与资料分派伫列之优先权,因此动态随机存取记忆体的服务可提供一种先进先出架构。21.如申请专利范围第11项之方法,其中资料从ATM非同步转换模式、SONET同步光学网路跨越连接和WDM波设计多工之一中流出。22.如申请专利范围第1项之系统,其中资料从ATM非同步转换模式、SONET同步光学网路跨越连接、WDM波设计多工之中一种流出。23.如申请专利范围第2项之系统,其中使用资料信头目的位元,与专属于独立动态随机存取记忆体库之滙流排插槽缓冲区以消除滙流排竞争、外部控制路径需求与随机记忆体定址、以及启动将讯息同时写入单一滙流排插槽缓冲区。24.如申请专利范围第12项之系统,其中使用资料信头目的位元,与专属于独立动态随机存取记忆体库之滙流排插槽缓冲区以消除滙流排竞争、外部控制路径需求与随机记忆体定址、以及启动将讯息同时写入单一滙流排插槽缓冲区。25.一种在多埠内部快取动态随机存取记忆体(AMPIC DRAM)插槽阵列中之方法,其中许多独立序列资料介面的序列资料介面经由相关资料快取多资料格滙流排插槽缓冲区,连接于独立外部输出入资料写入资源埠与相关内部动态随机存取记忆体之间该当消除外部控制路径需求与随机记忆体定址,以避免共同系统滙流排介面竞争之方法包括:使单一滙流排插槽缓冲区和单一目的输出入资料读取资源埠专属于每一个动态随机存取记忆体库,以及使用原有的读取头目的标签以允许讯息经由多埠内部快取动态随机存取记忆体自我递送,相同标签之所有讯息递送至相同动态随机存取记忆体库,不分讯息从哪一个输出入资源发出,藉以使得所有系统输出入资源同时将讯息写入单一滙流排插槽缓冲区之中。图式简单说明:第一图与第二图表示该审理中专利之多埠内部快取动态随机存取记忆体之内部架构方块图。第三图表示依据第一图多埠内部快取动态随机存取记忆体系统范例之系统架构方块图。第四图表示经由系统输出入资源,分配位址和资料给多埠内部快取动态随机存取记忆体装置之方法。第五图表示多埠内部快取动态随机存取记忆体内部滙流排架构之方块图,图示出允许一些同步小资料转换之分割,或单一大范围资料之转换。第六图表示具有位于每一人多埠内部快取动态随机存取记忆体埠缓冲区,与动态随机存取记忆体阵列之间之纵横式交换之多埠内部快取动态随机存取记忆体内部系统滙流排方块图。第七图表示具有专属系统输出入资源,专属于分割成储存格之动态随机存取记忆体库之分割成的滙流排插槽,以及位于所有系统输出入资源与每一个滙流插槽间之纵横式切换之动态随机存取记忆体库之较佳具体实施例,以及第八图表示以在具有共同目的之不同输出入资料写入埠上之多资料流范例,聚集进入单一多埠内部快取动态随机存取记忆体库内,造成一资料流至一个输出入读取资料埠,详细说明缓冲区滙流插槽及相对储存格的实施。以及第九图为表示复制第七图和第八图中之N个服务与目的架构排列之系统方块图。 |
