| 主权项 |
1.一种多阶记忆单元,包括:一基底,具有一第一掺杂区、第二掺杂区及位于该第一掺杂区与该第二掺杂区间的通道区;一第一浮接闸极,绝缘地设置于靠该第一掺杂区侧之通道区上;一第二浮接闸极,绝缘地设置于靠该第二掺杂区侧之通道区上,且与该第一浮接闸极隔开;以及一控制闸极,绝缘地设置于该等第一及第二浮接闸极上。2.如申请专利范围第1项所述之记忆单元,其中该第一及第二掺杂区具有不同之掺杂浓度,例如,该第一掺杂区之掺杂浓度系高于该第二掺杂区之掺杂浓度,另外,亦可改变浮接闸极与掺杂区的重叠面积,或改变掺杂区之深度。3.如申请专利范围第1项所述之记忆体单元,其中该第一及第二浮接闸极系由多晶矽所构成。4.如申请专利范围第1项所述之记忆体单元,其中该控制闸极系由多晶矽所构成。5.如申请专利范围第1项所述之记忆体单元,其中更包括一位于该第一与第二浮接闸极间之氧化层,将第一与第二浮接闸极绝缘。6.如申请专利范围第1项所述之记忆体单元,其中更包括一闸极氧化层,位于该基底与该第一及第二浮接闸极之间。7.如申请专利范围第1项所述之记忆体单元,其中,更包括一隧穿氧化层及一鸟嘴型厚绝缘层,系位于该控制闸极与该第一及第二浮接闸极之间;由于该第一与该第二浮接闸极各自具有一突出部,所以能加快抹除速度。8.如申请专利范围第1项所述之记忆体单元,其中,对该记忆体单元之写入方法由第二掺杂区进行写入,产生「1」位阶,由第一掺杂区进行写入,产生「2」位阶,而上述两项写入法之组合则可产生「3」位阶。9.如申请专利范围第1项所述之记忆体单元,其中,在抹除时,无论原先所存之资料为何,先重复进行「3」位阶之写入程序,然后于该控制闸极加一正电压,该第二掺杂区与该基底加一负偏压,且该第一掺杂区浮接以进行穿隧效应,而进行抹除之动作。10.如申请专利范围第1项所述之记忆体单元,其中,系于掺杂离子浓度较低之该第二掺杂区加很小的正电压,且于该控制闸极加一正电压,以进行读取电流値之读取动作。11.一种多阶记忆体单元,包括:一基底,具有一第一掺杂区、第二掺杂区及位于该第一掺杂区与该第二掺杂区间的通道区;一第一浮接闸极,绝缘地设置于靠该第一掺杂区侧之通道区上;一第二浮接闸极,绝缘地设置于靠该第二掺杂区侧之通道区上,且与该第一浮接闸极隔开;以及一控制闸极,绝缘地设置于该等第一及第二浮接闸极上;以及一抹除闸极,绝缘地设置于该等浮接闸极侧边。12.如申请专利范围第11项所述之记忆单元,其中该第一及第二掺杂区具有不同之掺杂浓度。13.如申请专利范围第11项所述之记忆体单元,其中该第一及第二浮接闸极系由多晶矽所构成。14.如申请专利范围第11项所述之记忆体单元,其中该控制闸极与该抹除闸极系由多晶矽所构成。15.如申请专利范围第11项所述之记忆体单元,其中更包括一位于该第一与第二浮接闸极间之氧化层,将第一与第二浮接闸极绝缘。16.如申请专利范围第11项所述之记忆体单元,其中更包括一闸极氧化层,位于该基底与该第一及第二浮接闸极之间。17.如申请专利范围第11项所述之记忆体单元,其中更包括一氧化层,位于该控制闸极与该第一及第二浮接闸极之间。18.如申请专利范围第11项所述之记忆体单元,其中,更包括一位于该抹除闸极与该第一、第二浮接闸极间之隧穿氧化层。19.如申请专利范围第11项所述之记忆体单元,其中,对该记忆体单元之写入方法系由该第二掺杂区进行写入以产生「1」位阶,由该第一掺杂区进行写入以产生「2」位阶,而上述两种写入法之组合则可产生「3」位阶。20.如申请专利范围第11项所述之记忆体单元,系于该抹除闸极加正电压,并于该第二掺杂区与该基底加负偏压,且该第一掺杂区与该控制闸极浮接以产生穿隧效应,而进行抹除的动作。21.如申请专利范围第11项所述之记忆体单元,其中,系于掺杂浓度较低之该第二掺杂区加很小的正电压,且于该控制闸极加一正电压,以进行读取电流値之读取动作。图式简单说明:第一图系传统复合式快闪记忆体之结构图。第二图系本发明实施例之一多阶记忆单元之剖面图。第三图A、第三图B系本发明另一实施例之一多阶记忆单元之剖面图。 |
