| 主权项 |
1.一种缺陷容许高频宽记忆体系统(20),包含:一记忆体控制器(22);至少一记忆体模组(24),具有至少一记忆体装置(28);一高频宽频道(26),供将记忆体控制器连接到该至少一记忆体模组,且用以传送资料于其间;及一永久记忆体(30),供储存至少一记忆体模组之失效区域之位置;其中该记忆体控制器系安排与构型以存取永久记忆体及再映射记忆体之实际非失效区域作为一组记忆体之连续逻辑区域,俾记忆体之每一可存取之逻辑区域,有一对应之记忆体非失效实际区域。2.如申请专利范围第1项之记忆体系统,其中至少一记忆体模组(24)为一实施上可脱离之实际以供与模组座作可脱离连接。3.如申请专利范围第1项之记忆体系统,其中至少一记忆体模组(24)系并入于一母板中并为母板之一体部份。4.如申请专利范围第1至3项任一项之记忆体系统,其中记忆体控制器(22)系并入另一可存取记忆体之装置。5.如申请专利范围第1项之记忆体系统,其中高频宽频道(26)具有一较大约1G位元组/秒为大之频宽。6.如申请专利范围第5项之记忆体系统,其中高频宽频道(26)具有一较大约1.5G位元组/秒为大之频宽。7.如申请专利范围第1项之记忆体系统,其中永久记忆体(30)包含于该至少一记忆体模组之上。8.如申请专利范围第7项之记忆体系统,其中对于每一记忆体模组(24b),永久记忆体之实施系以模组中之每一记忆体装置(28)中至少一个暂存器(30b)之方式实施。9.如申请专利范围第7项之记忆体系统,其中该永久记忆体系以EEPROM(30)方式提供于至少一记忆体模组(24)上。10.如申请专利范围第1项之记忆体系统,其中记忆体控制器(22)之安排及构型可再映射记忆体之实际非失效区域作为一组记忆体之连续逻辑区域,藉着利用检查表(LUT)形式之记忆体(60)。11.如申请专利范围第10项之记忆体系统,其中该LUT为SRAM,LUT中之每一栏具有记忆体之逻辑区域之位址及记忆体非失效实际区域之一对应位址。12.如申请专利范围第1项之记忆体系统,其中记忆体控制器(22)系安排与构型以重新映射记忆体之实际非失效区域,藉着利用内容可寻址记忆体(CAM)形式之记忆体。13.如申请专利范围第1项之记忆体系统,其中该记忆体区域系行及列之触排(48)。14.如申请专利范围第1项之记忆体系统,其中该各区域为行之一带或列之一带。15.如申请专利范围第1项之记忆体系统,其中,在至少一记忆体模组上备有一额外记忆体装置(28c),及记忆体控制器包括一检查表(60b),其安排可具有行(行MV)带或列(列MV)带之逻辑位址栏,俾为行之每一带及列之每一带设有对应之行之实际带及列之实际带,且具有一缺陷之行之任何带即被自额外记忆体(28c)之行之相似带所置换,而具有缺陷之列之任何带即被自额外记忆体装置(28c)之列之相似带所置换,俾使全记忆体容量可由记忆体系统提供。16.一种记忆体模组(24),用以连接至记忆体控制器(22)以提供缺陷容许高频宽记忆体系统(20),此模组包括永久记忆体(30)以指示模组中失效记忆体之区域,藉此该记忆体控制器可存取永久记忆体以便恢复与模组中失效记忆体之区域有关之资讯。17.如申请专利范围第16项之记忆体模组,其中模组(24)由复数个记忆体模组(28)所布设,及该永久记忆体之型式为布设于模组之各记忆体装置上之至少一暂存器(30b)。18.如申请专利范围第16项之记忆体模组,其中该永久记忆体形式为配置在模组上之可程式唯读记忆体(30)。19.一种存取非失效记忆体之方法,于含有失效记忆体位置之一高频宽记忆体系统(20),该种方法包含下列步骤:在记忆体系统中辨认失效位置;建立一组对应记忆体之无缺陷区域的实际位址之配亿体区域的连续序列逻辑位址;以表方式储存该组序列逻辑位址及对应实际位址;藉此当收到一逻辑位址时,利用收到之逻辑位址存取此表,对应之实际位址于是可以决定,俾记忆体之无缺陷区域得以存取。图式简单说明:第一图为习知技艺记忆体系统之方块图;第二图为根据本发明一实施例之并入数个记忆体装置之具有数个记忆体模组之记忆体系统之方块图;第三图为第二图系统中典型记忆体装置之方块图;第四图为第二图系统中典型记忆体模组之方块图;第五图为用于第二图中之记忆体系统之另一记忆体模组之方块图;第六图为第二图系统中之记忆体控制器之一部份之方块图以供实施简单缺陷容许计划;第七图为说明第二图中之简单缺陷容许计划之略图;第八图为实施一复杂缺陷容许计划之第二图系统使用之另一记忆体控制器一部份之方块图;第九图为一略图说明第八图之复杂缺陷容许计划之操作。 |
