| 主权项 |
1.一种拭除非挥发性记忆体装置里的记忆体页之方法,在非挥发性记忆体装置里包含复数个排列于复数个段落的记忆体胞,每个段落包含复数个字元线,各字元线分别连接记忆体胞之复数个列之对应列,此拭除非挥发性记忆体装置里的记忆体页之方法,具有下列步骤特征:(a)供给拭除电压至其中一个选定的字元线,以拭除选定字元线上的一个选定记忆体页;和(b)供给起始拭除-抑制浮动电压至其中一个非选定的字元线,以保留于非选定字元线上没选定作页拭除的记忆体页。2.依据申请专利范围第1项的方法,其中,供给至选定字元线之拭除电压为0V。3.依据申请专利范围第1至2项中其中一项之方法,其中非选定字元线上的起始拭除-抑制浮动电压为1.7V到2.3V的范围。4.依据申请专利范围第1项之方法,其中记忆体胞被排列在半导体基层上,另外包含有供给20V基层电压至基层之步骤。5.依据申请专利范围第4项之方法,其中为了反应供给20V基层电压至基层的步骤,非选定字元线上升至基层电压。6.依据申请专利范围第1项之方法,另外包含有下面步骤:(a)在供给拭除电压至选定字元线的步骤后,接着供给拭除确认电压至选定字元线,以确认记忆体的选定页已被拭除;和(b)在供给起始拭除-抑制浮动电压至非选定字元线的步聚后,接着供给拭除确认非选定电压至非选定字元线,以防止拭除确认记忆体的非选定页被拭除-抑制。7.依据申请专利范围第6项中的方法,其中供给拭除确认电压至选定字元线为0V,而供给拭除确认非选定电压至非选定字元线为4.5V。8.一种非挥发性记忆体装置,包含有:(a)半导体基层,在拭除模式中能被供给第一基层电压以设定记忆体装置,和在拭除确-认模式中能被供给第二基层电压至设定记忆体装置;(b)在基层上排列复数列的记忆体胞阵列,每个记忆体胞可储存一个个别的位元;(c)复数个字元线,每个字元线分别连接至记忆体胞之其中一对应列;和(d)复数个金属氧化半导体(MOS)电晶体,该每个电晶体(MOS)分别连接对应之其中一个字元线,在拭除模式中,字元线如被选定为页拭除,则各字元线能够接收拭除电压,以拭除储存于字元线上记忆体胞中之位元,如不选为页拭除,则能接收起始拭除-抑制浮动电压,以保留储存于字元线上记忆体胞之位元,如在拭除模式中选定为页拭除,则在拭除-确认模式中,每个字元线能够接收一个拭除确认电压,以确认于字元线上的记忆体胞是否已被拭除,和假如在拭除模式中不选为定页拭除,则接收拭除确认非选定电压,而非选定用于拭除确认之字元线。9.依据申请专利范围第8项所述的非挥发性记忆体装置,其中第一基层电压为20V,拭除电压为0V,而起始拭除-抑制浮动电压为1.7V到2.3V的范围。10.依据申请专利范围第8至9项中其中一项之非挥发性记忆体装置,其中第二基层电压为0V,拭除确认电压为0V,和不选定拭除确认电压为4.5V。图式简单说明:第一图是根据本发明的非挥发性记忆体装置,展示每个包含有复数个记忆体胞页之复数个段落的电路图;第一图A是根据本发明,如第一图所图示的记忆体胞之其中一个段落,展示MOS电晶体、解码器及字元线帮浦的电路图;和第二图是展示在拭除模式中,与从一个浮动电压Vcc-Vtn耦合上升至约20V之基层电压的一个非选定字元线上的一个电压波形。 |
