| 主权项 |
1.一种半导体记忆单元之位元线接触插塞的制造方法,其制造方法包括下列步骤:提供半导体基底;于该半导体基底表面形成主动区;于该主动区内形成闸极与源/汲极区;依序于该半导体基底表面形成第一绝缘层与第一遮蔽层;定义该第一遮蔽层与该第一绝缘层,形成沟槽;于该沟槽中填入第二遮蔽层;定义该第二遮蔽层,形成位元线接触窗连接至该源/汲极区;于该位元线接触窗中填入第一导电层,形成位元线接触插塞;去除该第二遮蔽层;去除该第一遮蔽层;以及于该沟槽中填入第二导电层,形成位元线。2.如申请专利范围第1项所述之制造方法,其中形成之该半导体基底系矽基底。3.如申请专利范围第1项所述之制造方法,其中形成之该第一绝缘层系由硼磷矽玻璃(BPSG)层、无掺杂质矽玻璃层(NSG)、高密度电浆氧化物层(HDP Oxide)或四乙氧基矽酸盐层(TEOS)所构成。4.如申请专利范围第1项所述之制造方法,其中形成之该第一绝缘层厚度约为6000~10000埃。5.如申请专利范围第1项所述之制造方法,其中形成之该第一遮蔽层系由氮化矽层或是复晶矽层所组成。6.如申请专利范围第1项所述之制造方法,其中形成之该第一遮蔽层厚度约为1500~3000埃。7.如申请专利范围第1项所述之制造方法,其中形成之该第二遮蔽层系由氮化矽层或是复晶矽层所组成。8.如申请专利范围第1项所述之制造方法,其中该第二遮蔽层与该第一遮蔽层使用的材料不同。9.如申请专利范围第1项所述之制造方法,其中形成该位元线接触窗时系采用非等向性蚀刻制程。10.如申请专利范围第9项所述之制造方法,其中该非等向性蚀刻制程所采用之反应气体系选自氟化碳、C2F4.C4F6.C4F8或C5F8等气体群组。11.如申请专利范围第1项所述之制造方法,其中形成之该第二遮蔽层厚度约为2000~4000埃。12.如申请专利范围第1项所述之制造方法,其中形成之该第一导电层与该第二导电层,系由复晶矽或金属钨或矽化钨或其他金属矽化物材质组成。13.如申请专利范围第1项所述之制造方法,其中形成之该第一导电层厚度约为2000~4000埃。14.如申请专利范围第1项所述之制造方法,其中形成之该第二导电层厚度约为2000~4000埃。15.一种半导体记忆单元之位元线接触插塞的制造方法,其制造方法包括下列步骤:提供半导体基底;于该半导体基底表面形成场绝缘层以隔离出主动区;于该主动区内形成闸极与源/汲极区;于该半导体基底表面形成第一绝缘层;于该绝缘层表面形成第一遮蔽层;定义第一该遮蔽层;以该第一遮蔽层为遮蔽罩幕,去除部分的第一绝缘层以形成第一沟槽;形成第二遮蔽层填满该第一沟槽内部;定义该第二遮蔽层及其正下方的部分第一绝缘层;以该第一遮蔽层为遮蔽罩幕,去除部分之残留第二遮蔽层及第一绝缘层于该源/汲极区的正上方形成位元线接触窗,使该源/汲极区的表面外露;于该位元线接触窗中填入第一导电层,形成位元线接触插塞;去除该第二遮蔽层,形成第二沟槽;去除该第一遮蔽层;以及于该第二沟槽中填入第二导电层,形成位元线。16.如申请专利范围第15项所述之制造方法,其中形成之该半导体基底系矽基底。17.如申请专利范围第15项所述之制造方法,其中形成之该第一绝缘层系由硼磷矽玻璃(BPSG)层、无掺杂质矽玻璃层(NSG)、高密度电浆氧化物层(HDP Oxide)或四乙氧基矽酸盐层(TEOS)所构成。18.如申请专利范围第15项所述之制造方法,其中形成之该第一绝缘层厚度约为6000~10000埃。19.如申请专利范围第15项所述之制造方法,其中形成之该第一遮蔽层系由氮化矽层或是复晶矽层所组成。20.如申请专利范围第15项所述之制造方法,其中形成之该第一遮蔽层厚度约为1500~3000埃。21.如申请专利范围第15项所述之制造方法,其中形成之该第二遮蔽层系由氮化矽层或是复晶矽层所组成。22.如申请专利范围第15项所述之制造方法,其中形成之该第二遮蔽层厚度约为2000~4000埃。23.如申请专利范围第15项所述之制造方法,其中该第二遮蔽层与该第一遮蔽层使用的材料不同。24.如申请专利范围第15项所述之制造方法,其中形成该位元线接触窗时系采用非等向性蚀刻制程。25.如申请专利范围第24项所述之制造方法,其中该非等向性蚀刻制程所采用之反应气体系选自氟化碳、C2F4.C4F6.C4F8或C5F8等气体群组。26.如申请专利范围第15项所述之制造方法,其中形成之该第一导电层与该第二导电层,系由复晶矽或金属钨或矽化钨或其他金属矽化物材质组成。27.如申请专利范围第15项所述之制造方法,其中形成之该第一导电层厚度约为2000~4000埃。28.如申请专利范围第15项所述之制造方法,其中形成之该第二导电层厚度约为2000~4000埃。图式简单说明:第一A图系动态随机存取记忆体之记忆单元阵列布局图。第一B至一F图系显示习知技术之位元线接触插塞之制造方法的主要步骤。第一G图系显示习知之位元线接触插塞制造方法之缺失,其因为微影偏差而使位元线接触插塞与相邻的二条位元线跨接而造成短路的情况。第二A至二F图系一代表本发明实施例之位元线接触插塞之制造方法的主要步骤。 |
