| 主权项 |
1.一种具有记忆胞阵列(13)之半导体记忆体,其包括:–第一记忆胞(14),其具有第一选择电晶体(16)及第一记忆电容器(18),–第二记忆胞(15),其具有第二选择电晶体(17)及第二记忆电容器(19),其特征为:–第一选择电晶体(16)是n-通道-电晶体且第二选择电晶体(17)是p-通道-电晶体,–各记忆胞(14,15)形成在SOI基板(2)中,此SOI基板(2)具有一种隔离层(12)。2.如申请专利范围第1项之半导体记忆体,其中记忆电容器(18,19)中至少一个是沟渠式电容器(20)。3.如申请专利范围第1项之半导体记忆体,其中记忆电容器(18,19)中至少一个是堆叠式电容器(21)。4.如申请专利范围第1至3项中任一项之半导体记忆体,其中沟渠式隔离区(26)及隔离层(12)使第一选择电晶体(16)与第二选择电晶体(17)相隔开。5.如申请专利范围第1项之半导体记忆体,其中第一选择电晶体(16)或第二选择电晶体(17)是以垂直式电晶体构成。6.如申请专利范围第1或5项之半导体记忆体,其中第一选择电晶体(16)具有一种由中央间隙(Mid-Gap)材料所构成之闸极,须选取此种材料,使第一选择电晶体(16)之导通电压是第二选择电晶体(17)之导通电压之负値。7.如申请专利范围第6项之半导体记忆体,其中使用一种以掺杂材料来掺杂之多晶矽作为第一选择电晶体(16)及∕或第二选择电晶体(17)用之闸极材料。8.如申请专利范围第7项之半导体记忆体,其中使用锗作为掺杂材料。9.如申请专利范围第6项之半导体记忆体,其中第一选择电晶体(16)及∕或第二选择电晶体(17)用之闸极材料含有氮化钛,钨或钽。10.如申请专利范围第7项之半导体记忆体、其中第一选择电晶体(16)及∕或第二选择电晶体(17)用之闸极材料含有氮化钛,钨或钽。11.如申请专利范围第1至3项中任一项之半导体记忆体,其中使用矽化物使第一记忆电容器(18)可与第一选择电晶体(16)之源极-掺杂区(24)相连及∕或使第二记忆电容器(19)可与第二选择电晶体(17)之第二源极-掺杂区(25)相连。12.如申请专利范围第1至3项中任一项之半导体记忆体,其中在沟渠式隔离区(26)和SOI基板(2)之隔离层(12)之间配置一种导电层(27)。图式简单说明:第1图 由选择电晶体和记忆电容器所构成之各记忆胞之配置之俯视图,其中形成p-和n-通道-电晶体。第2图 沿着第1图之切线BBn所示之堆叠式电容器之切面图。第3图 沿着第1图之切线BBp所示之堆叠式电容器之切面图。第4图 沿着第1图之切线BBn之切面图,其中STI(ShallowTrench Isolation)未到达SOI(Silicon on Insulator)基板之隔离层。第5图 沿着第1图之切线BBp之切面图,同样具有已提高之STI。第6图 沿着第1图之切面AA之切面图。第7图 沿着第1图之切线BBn之切面图,其具有沟渠式电容器。第8图 沿着第1图之切线BBp之切面图,其具有沟渠式电容器。第9图 沿着第1图之切线BBn之切面图,其具有沟渠式电容器及已提高之STI。第10图 沿着第1图之切线BBp之切面图,其具有沟渠式电容器及已提高之STI。第11图 沿着第1图之切线AA之切面图,其具有沟渠式电容器。第12图 由选择电晶体和记忆电容器所构成之各记忆胞之配置之俯视图,其中各选择电晶体是n-通道-电晶体及p-通道-电晶体。第13图 由第12图所放大之区域之俯视图,其中字元线之外形已放大。第14图 沿着第12图之切线DDn之切面图,其具有沟渠式电容器。第15图 沿着第12图之切线DDp之切面图,其具有沟渠式电容器。第16图 沿着第12图之切线CC之切面图。 |
