| 主权项 |
1.一种双同质层(Two Equivalent Layers)蚀刻终点之控制方法,适用于一双载子互补式金氧半导体(BiCMOS)制程中,且该双同质层蚀刻终点之控制方法至少包括:提供一矽基材,其中该矽基材上至少包括一互补式金氧半导体(CMOS)、一双载子连接电晶体(BJT)之一集极(Collector)、该双载子连接电晶体之一基极窗(Base Window)区域、以及一预设区域,而该双载子互补式金氧半导体至少包括该互补式金氧半导体以及该双载子连接电晶体;形成一氮化矽(Si3N4)层覆盖在该互补式金氧半导体以及该预设区域上;形成一多晶矽(Polysilicon)层覆盖在该氮化矽层以及该基极窗区域上,其中该多晶矽层与该矽基材为该双同质层;形成一氧化层覆盖在该多晶矽层上,其中该预设区域上之该多晶矽层以及该预设区域上之该氧化层构成一仿造(Dummy)结构;以及进行一蚀刻步骤直至约暴露出部分之该氮化矽层,藉以在该基极窗区域形成该双载子连接电晶体之一射极窗以及在该仿造结构上形成至少一仿造开口。2.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中该双载子连接电晶体为一垂直式双载子连接电晶体。3.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中该双载子连接电晶体之该集极系位于该矽基材中之一埋藏层(Buried Layer)。4.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中该预设区域为一空白区域。5.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中该预设区域为一非主动区。6.如申请专利范围第5项所述之双同质层蚀刻终点之控制方法,其中该预设区域为一非元件区。7.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤系利用一非等向性(Anisotropic)蚀刻法。8.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤系利用一乾式蚀刻法(Dry Etching)。9.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括暴露出该矽基材之一部分。10.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括使该蚀刻步骤停止在该双同质层之间的介面。11.如申请专利范围第1项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括使该射极窗之一尺寸约等于该至少一仿造开口之一尺寸。12.一种双同质层蚀刻终点之控制方法,适用于一双载子互补式金氧半导体制程中,且该双同质层蚀刻终点之控制方法至少包括:提供一矽基材,其中该矽基材上至少包括一互补式金氧半导体、一双载子连接电晶体之一集极、该双载子连接电晶体之一基极窗区域、以及一预设区域,而该双载子互补式金氧半导体至少包括该互补式金氧半导体以及该双载子连接电晶体;形成一氮化矽层覆盖在该互补式金氧半导体以及该预设区域上;形成一多晶矽层覆盖在该氮化矽层以及该基极窗区域上,其中该多晶矽层与该矽基材为该双同质层;形成一氧化层覆盖在该多晶矽层上,其中该预设区域上之该多晶矽层以及该预设区域上之该氧化层构成一仿造结构;以及以该氮化矽层为一蚀刻终点对该预设区域以及该基极窗区域进行一蚀刻步骤。13.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中该双载子连接电晶体为一垂直式双载子连接电晶体。14.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中该预设区域为一空白区域。15.如申请专利范围第14项所述之双同质层蚀刻终点之控制方法,其中该空白区域为一非主动区。16.如申请专利范围第15项所述之双同质层蚀刻终点之控制方法,其中该空白区域为一非元件区。17.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤系利用一非等向性蚀刻法。18.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤系利用一乾式蚀刻法。19.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括暴露出部分之该矽基材。20.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括在该预设区域形成至少一仿造开口。21.如申请专利范围第20项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括在该基极窗区域形成该双载子连接电晶体之一射极窗。22.如申请专利范围第12项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括使该蚀刻步骤之该蚀刻终点停止在该双同质层之间的介面。23.如申请专利范围第21项所述之双同质层蚀刻终点之控制方法,其中进行该蚀刻步骤更至少包括使该射极窗之一尺寸约等于该至少一仿造开口之一尺寸。图式简单说明:第1图至第5图为绘示本发明之一较佳实施例之BiCMOS的双同质层蚀刻的控制流程剖面图。 |
