| 主权项 |
1.一种晶片封装结构,至少包括:一矽基板;一晶片,该晶片具有一主动表面及对应之一背面,且该晶片更具有复数个金属垫,其配置于该主动表面上,而该晶片系以该背面贴附于该矽基板上;以及一积层线路层,配置于该矽基板及该晶片上,该积层线路层具有一外部线路,其中该些外部线路系电性连接该晶片之该些金属垫,且至少部分该外部线路系延伸至该晶片之该主动表面上方以外的区域,并且该外部线路具有复数个接合垫,其位于该积层线路层之表层,而每一该些接合垫系分别电性连接至该晶片之部分该些金属垫之一。2.如申请专利范围第1项所述之晶片封装结构,其中该晶片更具有一内部线路及复数个主动元件,且该内部线路及该些主动元件均配置于该晶片之该主动表面上,而该内部线路系电性连接至该些主动元件,并且该内部线路系形成该些金属垫。3.如申请专利范围第2项所述之晶片封装结构,其中该些主动元件之一所发出的讯号系可经由该内部线路,而传递至该外部线路,再从该外部线路经由该内部线路而传递至该些主动元件之另一。4.如申请专利范围第3项所述之晶片封装结构,其中该外部线路之线宽、线距及线厚均分别对应大于该内部线路之线宽、线距及线厚。5.如申请专利范围第1项所述之晶片封装结构,其中该外部线路更包括一电源/接地滙流排。6.如申请专利范围第1项所述之晶片封装结构,其中该积层线路层至少包括一图案化导线层及一介电层,而该介电层系配置于该矽基板及该晶片之上,且该图案化导线层系配置于该介电层之上,并穿过该介电层而电性连接该晶片之该些金属垫,其中该图案化导线层系构成该外部线路及形成该外部线路之该些接合垫。7.如申请专利范围第6项所述之晶片封装结构,其中该介电层具有复数个贯孔,且该图案化导线层系穿过该些贯孔而电性连接该晶片之该些金属垫。8.如申请专利范围第6项所述之晶片封装结构,其中该些贯孔内分别具有一导电插塞,且该图案化导线层系经由该些导电插塞而电性连接该晶片之该些金属垫。9.如申请专利范围第6项所述之晶片封装结构,其中该图案化导线层更与该些导电插塞构成该外部线路。10.如申请专利范围第6项所述之晶片封装结构,其中该外部线路更包括至少一被动元件。11.如申请专利范围第6项所述之晶片封装结构,其中该被动元件包括电阻、电感及电容其中之一。12.如申请专利范围第10项所述之晶片封装结构,其中该被动元件系可由该图案化导线层之部分结构所构成。13.如申请专利范围第6项所述之晶片封装结构,其中该介电层之材质包括聚醯亚胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。14.如申请专利范围第1项所述之晶片封装结构,其中该积层线路层至少包括复数个图案化导线层及复数个介电层,而该些图案化导线层及该些介电层系依序交错叠合,且该积层线路层与该矽基板及该晶片之间系写该些介电层之一,其中每一该些图案化导线层系分别穿过该些介电层之一,而电性连接其他相邻之该些图案化导线层,且该些图案化导线层之最接近该矽基板者系穿过该些介电层之最接近该矽基板者,而电性连接该晶片之该些金属垫,其中该些图案化导线层系构成该外部线路,且该些图案化导线层之最远离该矽基板者系形成该些接合垫。15.如申请专利范围第14项所述之晶片封装结构,其中每一该些介电层分别具有复数个贯孔,且每一该些图案化导线层系分别穿过该些贯孔,而电性连接相邻之该些图案化导线层,并且该些图案化导线层之最接近该矽基板者系穿过该些介电层之最接近该矽基板者的该些贯孔,而电性连接该晶片之该些金属垫。16.如申请专利范围第15项所述之晶片封装结构,其中该些贯孔内分别具有一导电插塞,且每一该些图案化导线层系分别经由该些导电插塞,而电性连接相邻之该些图案化导线层,并且该些图案化导线层之最接近该矽基板者系经由该些导电插塞之最接近该矽基板者,而电性连接该晶片之该些金属垫。17.如申请专利范围第16项所述之晶片封装结构,其中该些图案化导线层更与该些导电插塞构成该外部线路。18.如申请专利范围第14项所述之晶片封装结构,其中该外部线路更包括至少一被动元件。19.如申请专利范围第18项所述之晶片封装结构,其中该被动元件包括电阻、电感及电容其中之一。20.如申请专利范围第18项所述之晶片封装结构,其中该被动元件系可由部分该些图案化导线层之部分结构所构成。21.如申请专利范围第11项所述之晶片封装结构,其中该些介电层之材质包括聚醯亚胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。22.如申请专利范围第1项所述之晶片封装结构,其中该矽基板更具有至少一凹穴,其凹陷于该矽基板之表面,且该晶片系以该背面贴附于该凹穴之底壁。23.如申请专利范围第1项所述之晶片封装结构,其中该矽基板系包括由一矽层及一导热层相叠合而成,而该矽基板之表面系为该矽层之远离该导热层之一面,且该矽层具有一开口,其贯穿该矽层,并且该开口之侧壁与该导热层之表面系构成该凹穴,而该晶片系以该背面贴附于该凹穴之底壁。24.如申请专利范围第23项所述之晶片封装结构,其中该矽层之厚度约等于该晶片之厚度。25.如申请专利范围第1项所述之晶片封装结构,更包括一填充层,其配置于该矽基板之表面及该积层线路层之间,且环绕于该晶片之周缘,并且该填充层之顶面系对齐于该晶片之该主动表面。26.如申请专利范围第25项所述之晶片封装结构,其中该填充层之材质包括环氧化物及聚合物其中之一。27.如申请专利范围第1项所述之晶片封装结构,更包括图案化之一保护层,其配置于该积层线路层之上,并暴露出该些接合垫。28.如申请专利范围第1项所述之晶片封装结构,更包括复数个接点,其分别配置于该些接合垫上。29.如申请专利范围第28项所述之晶片封装结构,其中该些接点之型态包括焊球、凸块及针脚其中之一。30.一种晶片封装结构,至少包括:一矽基板;复数个晶片,每一该些晶片分别具有一主动表面及对应之一背面,且每一该些晶片更分别具有复数个金属垫,其配置于对应之该主动表面上,而每一该些晶片系分别以该背面贴附于该矽基板上;以及一积层线路层,配置于该矽基板及该些晶片上,该积层线路层具有一外部线路,其中该些外部线路系电性连接该些晶片之该些金属垫,且至少部分该外部线路系延伸至该晶片之该主动表面上方以外的区域,并且该外部线路具有复数个接合垫,其位于该积层线路层之表层,而每一该些接合垫系分别电性连接至该些晶片之部分该些金属垫之一。31.如申请专利范围第30项所述之晶片封装结构,其中该些晶片系为复数个功能相同的晶片。32.如申请专利范围第30项所述之晶片封装结构,其中部分该些晶片系为复数个功能不同的晶片。33.如申请专利范围第30项所述之晶片封装结构,其中该些晶片之至少一更具有一内部线路及复数个主动元件,且该内部线路及该些主动元件均配置于对应之该主动表面上,而该内部线路系电性连接至该些主动元件,并且该内部线路系形成该些金属垫。34.如申请专利范围第33项所述之晶片封装结构,其中该些主动元件之一所发出的讯号系可经由该内部线路,而传递至该外部线路,再从该外部线路经由该内部线路而传递至该些主动元件之另一。35.如申请专利范围第34项所述之晶片封装结构,其中该外部线路之线宽、线距及线厚均分别对应大于该内部线路之线宽、线距及线厚。36.如申请专利范围第30项所述之晶片封装结构,其中该外部线路更包括一电源/接地滙流排。37.如申请专利范围第30项所述之晶片封装结构,其中该积层线路层至少包括一图案化导线层及一介电层,而该介电层系配置于该矽基板及该些晶片之上,且该图案化导线层系配置于该介电层之上,并穿过该介电层而电性连接该些晶片之该些金属垫,其中该图案化导线层系构成该外部线路及形成该外部线路之该些接合垫。38.如申请专利范围第37项所述之晶片封装结构,其中该介电层具有复数个贯孔,且该图案化导线层系穿过该些贯孔而电性连接该些晶片之该些金属垫。39.如申请专利范围第38项所述之晶片封装结构,其中该些贯孔内分别具有一导电插塞,且该图案化导线层系经由该些导电插塞而电性连接该些晶片之该些金属垫。40.如申请专利范围第39项所述之晶片封装结构,其中该图案化导线层更与该些导电插塞构成该外部线路。41.如申请专利范围第37项所述之晶片封装结构,其中该外部线路更包括至少一被动元件。42.如申请专利范围第41项所述之晶片封装结构,其中该被动元件包括电阻、电感及电容其中之一。43.如申请专利范围第41项所述之晶片封装结构,其中该被动元件系可由该图案化导线层之部分结构所构成。44.如申请专利范围第37项所述之晶片封装结构,其中该介电层之材质包括聚醯亚胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。45.如申请专利范围第30项所述之晶片封装结构,其中该积层线路层至少包括复数个图案化导线层及复数个介电层,而该些图案化导线层及该些介电层系依序交错叠合,且该积层线路层与该矽基板及该些晶片之间系为该些介电层之一,其中每一该些图案化导线层系分别穿过该些介电层之一,而电性连接相邻之该些图案化导线层,且该些图案化导线层之最接近该矽基板者系穿过该些介电层之最接近该矽基板者,而电性连接该些晶片之该些金属垫,其中该些图案化导线层系构成该外部线路,且该些图案化导线层之最远离该矽基板者系形成该些接合垫。46.如申请专利范围第45项所述之晶片封装结构,其中每一该些介电层分别具有复数个贯孔,且每一该些图案化导线层系分别穿过该些贯孔,而电性连接相邻之该些图案化导线层,并且该些图案化导线层之最接近该矽基板者系穿过该些介电层之最接近该矽基板者的该些贯孔,而电性连接该些晶片之该些金属垫。47.如申请专利范围第46项所述之晶片封装结构,其中该些贯孔内分别具有一导电插塞,且每一该些图案化导线层系分别经由该些导电插塞,而电性连接相邻之该些图案化导线层,并且该些图案化导线层之最接近该矽基板者系经由该些导电插塞之最接近该矽基板者,而电性连接该些晶片之该些金属垫。48.如申请专利范围第47项所述之晶片封装结构,其中该些图案化导线层更与该些导电插塞构成该外部线路。49.如申请专利范围第45项所述之晶片封装结构,其中该外部线路更包括至少一被动元件。50.如申请专利范围第49项所述之晶片封装结构,其中该被动元件包括电阻、电感及电容其中之一。51.如申请专利范围第49项所述之晶片封装结构,其中该被动元件系可由部分该些图案化导线层之部分结构所构成。52.如申请专利范围第45项所述之晶片封装结构,其中该介电层之材质包括聚醯亚胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。53.如申请专利范围第30项所述之晶片封装结构,其中该矽基板更具有复数个凹穴,其分别凹陷于该矽基板之表面,且每一该些晶片系分别以该背面贴附于该凹穴之一的底壁。54.如申请专利范围第30项所述之晶片封装结构,其中该矽基板系包括由一矽层及一导热层相叠合而成,而该矽基板之表面系为该矽层之远离该导热层之一面,且该矽层具有复数个开口,其贯穿该矽层,并且该些开口之侧壁与该导热层之表面系分别构成该些凹穴,而该些晶片系分别以该背面贴附于该凹穴之一的底壁。55.如申请专利范围第54项所述之晶片封装结构,其中该些矽层之厚度约等于该些晶片之厚度。56.如申请专利范围第30项所述之晶片封装结构,更包括一填充层,其配置于该矽基板之表面及该积层线路层之间,且环绕于该些晶片之周缘,并且该填充层之顶面系对齐于该些晶片之该主动表面。57.如申请专利范围第56项所述之晶片封装结构,其中该填充层之材质包括环氧化物及聚合物其中之一。58.如申请专利范围第30项所述之晶片封装结构,更包括图案化之一保护层,其配置于该积层线路层之上,并暴露出该些接合垫。59.如申请专利范围第30项所述之晶片封装结构,更包括复数个接点,其分别配置于该些接合垫上。60.如申请专利范围第59项所述之晶片封装结构,其中该些接点之型态包括焊球、凸块及针脚其中之一。61.一种晶片封装制程,至少包括:提供一矽基板,该矽基板具有一表面;提供复数个晶片,其中每一该些晶片分别具有一主动表面及对应之一背面,且每一该些晶片更分别具有复数个金属垫,其分别配置于对应之该主动表面上,并将该些晶片以该背面贴附于该矽基板之该表面;配置一第一介电层于该矽基板之该表面及该些晶片之该主动表面之上;以及配置一第一图案化导线层于该第一介电层之上,其中该第一图案化导线层系穿过该第一介电层,而电性连接该些晶片之该些金属垫,且部分该第一图案化导线层系延伸至该些晶片之该主动表面上方以外的区域,并且该第一图案化导线层具有复数个第一接合垫。62.如申请专利范围第61项所述之晶片封装制程,其中该些晶片系为复数个功能相同的晶片。63.如申请专利范围第61项所述之晶片封装制程,其中该些晶片系为复数种功能不同的晶片。64.如申请专利范围第61项所述之晶片封装制程,其中该矽基板更具有复数个凹穴,其分别凹陷于该矽基板之该表面,而该些晶片系以该背面分别贴附于该些凹穴之一的底壁。65.如申请专利范围第64项所述之晶片封装制程,其中该些凹穴的深度系分别等于该些晶片的厚度。66.如申请专利范围第64项所述之晶片封装制程,其中该些凹穴系利用湿式蚀刻的方式所形成。67.如申请专利范围第61项所述之晶片封装制程,其中该矽基板系包括由一矽层及一导热层相叠合而成,而该表面系为该矽层之远离该导热层之一面,且该矽层具有复数个开口,其贯穿该矽层,并且该些开口之侧壁与该导热层之表面分别构成该些凹穴,而每一该些晶片系分别以该背面贴附于该凹穴之一的底壁。68.如申请专利范围第67项所述之晶片封装制程,其中该些开口系以湿式蚀刻的方式,并以导热层为蚀刻终点,而蚀刻移除部分之该矽层所形成。69.如申请专利范围第67项所述之晶片封装制程,其中该导热层之材质包括金属。70.如申请专利范围第61项所述之晶片封装制程,其中在贴附该些晶片之后,并在配置该第一介电层之前,更包括形成一填充层于该矽基板之该表面之上,且环绕于该些晶片之周缘,并且该填充层之顶面系对齐该些晶片之该主动表面。71.如申请专利范围第70项所述之晶片封装制程,其中该填充层之材质包括环氧化物及聚合物其中之一。72.如申请专利范围第61项所述之晶片封装制程,其中在配置该第一介电层之后,且在配置该第一图案化导线层之前,更包括图案化第一介电层而形成复数个第一贯孔,其分别对应该些金属垫而贯穿该第一介电层,并且该第一图案化导线层系穿过该些第一贯孔,而电性连接该些晶片之该些金属垫。73.如申请专利范围第72项所述之晶片封装制程,其中在配置该第一图案化导线层于该第一介电层之上时,并将部分该第一图案化导线层之导电材料填入该些第一贯孔之内,而同时形成复数个第一导电插塞及该第一图案化导线层,使得该第一图案化导线层可经由该些第一导电插塞,而电性连接该些晶片之该些金属垫。74.如申请专利范围第72项所述之晶片封装制程,其中在配置该第一图案化导线层于该第一介电层之上前,更包括填入导电材料于该些第一贯孔之内,而形成复数个第一导电插塞,使得该第一图案化导线层可经由该些第一导电插塞,而电性连接该些晶片之该些金属垫。75.如申请专利范围第61项所述之晶片封装制程,其中该第一介电层之材质包括聚醯亚胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。76.如申请专利范围第61项所述之晶片封装制程,其中配置该第一图案化导线层于该第一介电层之上的方法包括溅镀、有电电镀及无电电镀其中之一。77.如申请专利范围第61项所述之晶片封装制程,更包括配置图案化之一保护层于该第一介电层及该第一图案化导线层之上,并暴露出该些第一接合垫。78.如申请专利范围第61项所述之晶片封装制程,更包括分别配置一接点于该些第一接合垫上。79.如申请专利范围第78项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。80.如申请专利范围第78项所述之晶片封装制程,在分别配置该些接点于该些接合垫上之后,更包括分割该些晶片之封装结构。81.如申请专利范围第80项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。82.如申请专利范围第80项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。83.如申请专利范围第61项所述之晶片封装制程,更包括:(a)配置一第二介电层于该第一介电层及该第一图案化导线层之上;以及(b)配置一第二图案化导线层于该第二介电层之上,其中该第二图案化导线层系穿过该第二介电层,而电性连接该第一图案化导线层,且部分该第二图案化导线层系延伸至该些晶片之该主动表面上方以外的区域,并且该第二图案化导线层具有复数个第二接合垫。84.如申请专利范围第83项所述之晶片封装制程,其中在配置该第二介电层之后,且在配置该第二图案化导线层之前,更包括图案化该第二介电层而形成复数个第二贯孔,其分别对应该些第一接合垫而贯穿该第二介电层,并且该第二图案化导线层系穿过该些第二贯孔,而电性连接该第一图案化导线层。85.如申请专利范围第84项所述之晶片封装制程,其中在配置该第二图案化导线层于该第二介电层之上时,并将部分该第二图案化导线层之导电材料填入该些第二贯孔之内,而同时形成复数个第二导电插塞及该第二图案化导线层,其中该第二图案化导线层可经由该些第二导电插塞,而电性连接该第一图案化导线层。86.如申请专利范围第84项所述之晶片封装制程,其中在配置该第二图案化导线层于该第二介电层之上前,更包括填入导电材料于该些第二贯孔之内,而形成复数个第二导电插塞,其中该第二图案化导线层可经由该些第二导电插塞,而电性连接该第一图案化导线层。87.如申请专利范围第83项所述之晶片封装制程,其中该第二介电层之材质包括聚乙醯胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。88.如申请专利范围第83项所述之晶片封装制程,其中配置该第二图案化导线层于该第二介电层之上的方法包括溅镀、有电电镀及无电电镀其中之一。89.如申请专利范围第83项所述之晶片封装制程,更包括配置图案化之一保护层于该第二介电层及该第二图案化导线层之上,并暴露出该些第二接合垫。90.如申请专利范围第83项所述之晶片封装制程,更包括分别配置一接点于该些第二接合垫上。91.如申请专利范围第90项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。92.如申请专利范围第90项所述之晶片封装制程,在分别配置该些接点于该些第二接合垫上之后,更包括分割该些晶片之封装结构。93.如申请专利范围第92项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。94.如申请专利范围第92项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。95.如申请专利范围第83项所述之晶片封装制程,更包括重复步骤(a)及步骤(b)复数次。96.如申请专利范围第95项所述之晶片封装制程,更包括配置图案化之一保护层于该些第二介电层之最远离该矽基板者及该第二图案化导线层之最远离该矽基板者之上,并暴露出该第二图案化导线层之最远离该矽基板者的该些第二接合垫。97.如申请专利范围第95项所述之晶片封装制程,更包括分别配置一接点于该些第二图案化导线层之最远离该矽基板者的该些第二接合垫上。98.如申请专利范围第97项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。99.如申请专利范围第97项所述之晶片封装制程,在分别配置该些接点于该些接合垫上之后,更包括分割该些晶片之封装结构。100.如申请专利范围第99项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。101.如申请专利范围第100项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。102.一种晶片封装制程,至少包括:提供一基板,该基板具有一第一表面;配置一绝缘层于该基板之该第一表面;提供复数个晶片,其中每一该些晶片分别具有一主动表面及对应之一背面,且每一该些晶片更分别具有复数个金属垫,其分别配置于对应之该主动表面,并将该些晶片以该主动表面贴附于该绝缘层上;全面性形成一填充层于该绝缘层之上,并包覆该些晶片;平整化及薄化该填充层及该些晶片;提供一矽基板,该矽基板具有一第二表面,并将该矽基板以该第二表面贴附于该填充层及该些晶片上;移除该基板;以及配置一第一图案化导线层于该绝缘层之上,其中该第一图案化导线层系穿过该绝缘层,而电性连接该些晶片之该些金属垫,且部分该第一图案化导线层系延伸至该些晶片之该主动表面上方以外的区域,并且该第一图案化导线层具有复数个第一接合垫。103.如申请专利范围第102项所述之晶片封装制程,其中该些晶片系为单一种功能相同的晶片。104.如申请专利范围第102项所述之晶片封装制程,其中该些晶片系为复数种功能不同的晶片。105.如申请专利范围第102项所述之晶片封装制程,其中该基板之材质包括玻璃、陶瓷、金属、矽及有机材料其中之一。106.如申请专利范围第102项所述之晶片封装制程,其中该填充层之材质包括环氧化物及聚合物其中之一。107.如申请专利范围第102项所述之晶片封装制程,其中该绝缘层之厚度约为2-200微米。108.如申请专利范围第102项所述之晶片封装制程,其中移除该基板的方式包括研磨及蚀刻其中之一。109.如申请专利范围第108项所述之晶片封装制程,其中可以该绝缘层为蚀刻终点,而蚀刻移除该基板。110.如申请专利范围第102项所述之晶片封装制程,其中配置该第一图案化导线层于该绝缘层之上的方法包括溅镀、有电电镀及无电电镀其中之一。111.如申请专利范围第102项所述之晶片封装制程,其中在配置该第一图案化导线层之前,更包括图案化该绝缘层而形成复数个第一贯孔,其分别对应该些金属垫而贯穿该绝缘层,并且该第一图案化导线层系穿过该些第一贯孔,而电性连接该些晶片之该些金属垫。112.如申请专利范围第111项所述之晶片封装制程,其中在配置该第一图案化导线层于该绝缘层之上时,并将部分该第一图案化导线层之导电材料填入该些第一贯孔之内,而同时形成复数个第一导电插塞及该第一图案化导电插塞,使得该第一图案化导线层可经由该些第一导电插塞,而电性连接该些晶片之该些金属垫。113.如申请专利范围第111项所述之晶片封装制程,其中在配置该第一图案化导线层于该绝缘层之上前,更包括填入导电材料于该些第一贯孔之内,而形成复数个第一导电插塞,使得该第一图案化导线层可经由该些第一导电插塞,而电性连接该些晶片之该些金属垫。114.如申请专利范围第102项所述之晶片封装制程,更包括配置图案化之一保护层于该绝缘层及该第一图案化导线层之上,并暴露出该些第一接合垫。115.如申请专利范围第102项所述之晶片封装制程,更包括分别配置一接点于该些第一接合垫上。116.如申请专利范围第115项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。117.如申请专利范围第115项所述之晶片封装制程,在分别配置该些接点于该些接合垫上之后,更包括分割该些晶片之封装结构。118.如申请专利范围第117项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。119.如申请专利范围第117项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。120.如申请专利范围第102顶所述之晶片封装制程,更包括:(a)配置一介电层于该绝缘层及该第一图案化导线层之上;以及(b)配置一第二图案化导线层于该绝缘层之上,其中该第二图案化导线层系穿过该绝缘层,而电性连接该第一图案化导线层,且部分该第二图案化导线层系延伸至该些晶片之该主动表面上方以外的区域,并且该第二图案化导线层具有复数个第二接合垫。121.如申请专利范围第120项所述之晶片封装制程,其中在配置该第二介电层之后,且在配置该第二图案化导线层之前,更包括图案化该介电层而形成复数个第二贯孔,其分别对应该些第一接合垫而贯穿该介电层,并且该第二图案化导线层系穿过该些第二贯孔,而电性连接该第一图案化导线层。122.如申请专利范围第121项所述之晶片封装制程,其中在配置该第二图案化导线层于该介电层之上时,并将部分该第二图案化导线层之导电材料填入该些第二贯孔之内,而同时形成复数个第二导电插塞及该第二图案化导线层,其中该第二图案化导线层可经由该些第二导电插塞,而电性连接该第一图案化导线层。123.如申请专利范围第121项所述之晶片封装制程,其中在配置该第二图案化导线层于该介电层之上前,更包括填入导电材料于该些第二贯孔之内,而形成复数个第二导电插塞,其中该第二图案化导线层可经由该些第二导电插塞,而电性连接该第一图案化导线层。124.如申请专利范围第120项所述之晶片封装制程,其中该第二介电层之材质包括聚乙醯胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。125.如申请专利范围第120项所述之晶片封装制程,其中配置该第二图案化导线层于该第二介电层之上的方法包括溅镀、有电电镀及无电电镀其中之一。126.如申请专利范围第120项所述之晶片封装制程,更包括配置图案化之一保护层于该第二介电层及该第二图案化导线层之上,并暴露出该些第二接合垫。127.如申请专利范围第120项所述之晶片封装制程,更包括分别配置一接点于该些第二接合垫上。128.如申请专利范围第127项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。129.如申请专利范围第127项所述之晶片封装制程,在分别配置该些接点于该些第二接合垫上之后,更包括分割该些晶片之封装结构。130.如申请专利范围第129项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。131.如申请专利范围第129项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。132.如申请专利范围第120项所述之晶片封装制程,更包括重复步骤(a)及步骤(b)复数次。133.如申请专利范围第132项所述之晶片封装制程,更包括配置图案化之一保护层于该些第二介电层之最远离该矽基板者及该第二图案化导线层之最远离该矽基板者之上,并暴露出该第二图案化导线层之最远离该矽基板者的该些第二接合垫。134.如申请专利范围第132项所述之晶片封装制程,更包括分别配置一接点于该第二图案化导线层之最远离该矽基板者的该些第二接合垫上。135.如申请专利范围第134项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。136.如申请专利范围第134项所述之晶片封装制程,在分别配置该些接点于该些接合垫上之后,更包括分割该些晶片之封装结构。137.如申请专利范围第134项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。138.如申请专利范围第136项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。139.一种晶片封装制程,至少包括:提供一基板,该基板具有一第一表面;提供复数个晶片,其中每一该些晶片分别具有一主动表面及对应之一背面,且每一该些晶片更分别具有复数个金属垫,其分别配置于对应之该主动表面,并将该些晶片以该主动表面贴附于该基板之该第一表面;全面性形成一第一填充层于该基板之该第一表面,并包覆该些晶片;平整化及薄化该第一填充层及该些晶片;提供一矽基板,该矽基板具有一第二表面,并将该矽基板以该第二表面贴附于该第一填充层及该些晶片上;移除该第一填充层及该基板;配置一第一介电层于该矽基板之该表面及该些晶片之该主动表面之上;以及配置一第一图案化导线层于该第一介电层之上,其中该第一图案化导线层系穿过该第一介电层,而电性连接该些晶片之该些金属垫,且部分该第一图案化导线层系延伸至该些晶片之该主动表面上方以外的区域,并且该第一图案化导线层具有复数个第一接合垫。140.如申请专利范围第139项所述之晶片封装制程,其中该些晶片系为单一种功能相同的晶片。141.如申请专利范围第139项所述之晶片封装制程,其中该些晶片系为复数种功能不同的晶片。142.如申请专利范围第139项所述之晶片封装制程,其中该基板之材质包括玻璃、陶瓷、金属、矽及有机材料其中之一。143.如申请专利范围第139项所述之晶片封装制程,其中该第一填充层之材质包括环氧化物及聚合物其中之一。144.如申请专利范围第139项所述之晶片封装制程,其中在贴附矽基板之后,且在移除该第一填充层及该基板之前,更包括形成一第二填充层于该矽基板之该表面之上,且环绕于该些晶片之周缘,并且该第二填充层之顶面系对齐该些晶片之该主动表面。145.如申请专利范围第144项所述之晶片封装制程,其中该第二填充层之材质包括环氧化物及聚合物其中之一。146.如申请专利范围第139项所述之晶片封装制程,其中在配置该第一介电层之后,且在配置该第一图案化导线层之前,更包括图案化第一介电层而形成复数个第一贯孔,其分别对应该些金属垫而贯穿该第一介电层,并且该第一图案化导线层系穿过该些第一贯孔,而电性连接该些晶片之该些金属垫。147.如申请专利范围第146项所述之晶片封装制程,其中在配置该第一图案化导线层于该第一介电层之上时,并将部分该第一图案化导线层之导电材料填入该些第一贯孔之内,而同时形成复数个第一导电插塞及该第一图案化导线层,使得该第一图案化导线层可经由该些第一导电插塞,而电性连接该些晶片之该些金属垫。148.如申请专利范围第146项所述之晶片封装制程,其中在配置该第一图案化导线层于该第一介电层之上前,更包括填入导电材料于该些第一贯孔之内,而形成复数个第一导电插塞,使得该第一图案化导线层可经由该些第一导电插塞,而电性连接该些晶片之该些金属垫。149.如申请专利范围第139项所述之晶片封装制程,其中该第一介电层之材质包括聚醯亚胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。150.如申请专利范围第139项所述之晶片封装制程,其中配置该第一图案化导线层于该第一介电层之上的方法包括溅镀、有电电镀及无电电镀其中之一。151.如申请专利范围第139项所述之晶片封装制程,更包括配置图案化之一保护层于该第一介电层及该第一图案化导线层之上,并暴露出该些第一接合垫。152.如申请专利范围第139项所述之晶片封装制程,更包括分别配置一接点于该些第一接合垫上。153.如申请专利范围第152项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。154.如申请专利范围第152项所述之晶片封装制程,在分别配置该些接点于该些接合垫上之后,更包括分割该些晶片之封装结构。155.如申请专利范围第154项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。156.如申请专利范围第154项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。157.如申请专利范围第139项所述之晶片封装制程,更包括:(a)配置一第二介电层于该第一介电层及该第一图案化导线层之上;以及(b)配置一第二图案化导线层于该第二介电层之上,其中该第二图案化导线层系穿过该第二介电层,而电性连接该第一图案化导线层,且部分该第二图案化导线层系延伸至该些晶片之该主动表面上方以外的区域,并且该第二图案化导线层其有复数个第二接合垫。158.如申请专利范围第157项所述之晶片封装制程,其中在配置该第二介电层之后,且在配置该第二图案化导线层之前,更包括图案化该第二介电层而形成复数个第二贯孔,其分别对应该些第一接合垫而贯穿该第二介电层,并且该第二图案化导线层系穿过该些第二贯孔,而电性连接该第一图案化导线层。159.如申请专利范围第158项所述之晶片封装制程,其中在配置该第二图案化导线层于该第二介电层之上时,并将部分该第二图案化导线层之导电材料填入该些第二贯孔之内,而同时形成复数个第二导电插塞及该第二图案化导线层,其中该第二图案化导线层可经由该些第二导电插塞,而电性连接该第一图案化导线层。160.如申请专利范围第158项所述之晶片封装制程,其中在配置该第二图案化导线层于该第二介电层之上前,更包括填入导电材料于该些第二贯孔之内,而形成复数个第二导电插塞,其中该第二图案化导线层可经由该些第二导电插塞,而电性连接该第一图案化导线层。161.如申请专利范围第157项所述之晶片封装制程,其中该第二介电层之材质包括聚乙醯胺、苯基环丁烯、多孔性介电材料及弹性缓冲材料其中之一。162.如申请专利范围第157项所述之晶片封装制程,其中配置该第二图案化导线层于该第二介电层之上的方法包括溅镀、有电电镀及无电电镀其中之一。163.如申请专利范围第157项所述之晶片封装制程,更包括配置图案化之一保护层于该第二介电层及该第二图案化导线层之上,并暴露出该些第二接合垫。164.如申请专利范围第157项所述之晶片封装制程,更包括分别配置一接点于该些第二接合垫上。165.如申请专利范围第164项所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。166.如申请专利范围第164项所述之晶片封装制程,在分别配置该些接点于该些第二接合垫上之后,更包括分割该些晶片之封装结构。167.如申请专利范围第166项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。168.如申请专利范围第166项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。169.如申请专利范围第157项所述之晶片封装制程,更包括重复步骤(a)及步骤(b)复数次。170.如申请专利范围第167项所述之晶片封装制程,更包括配置图案化之一保护层于该些第二介电层之最远离该矽基板者及该第二图案化导线层之最远离该矽基板者之上,并暴露出该第二图案化导线层之最远离该矽基板者的该些第二接合垫。171.如申请专利范围第169项所述之晶片封装制程,更包括分别配置一接点于该些第二图案化导线层之最远离该矽基板者的该些第二接合垫上。172.如申请专利范围第171顶所述之晶片封装制程,其中该些接点之型态包括焊球、凸块及针脚其中之一。173.如申请专利范围第171项所述之晶片封装制程,在分别配置该些接点于该些接合垫上之后,更包括分割该些晶片之封装结构。174.如申请专利范围第173项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以单颗晶片为单位进行分割。175.如申请专利范围第173项所述之晶片封装制程,其中在分割该些晶片之封装结构时,系以多颗晶片为单位进行分割。图式简单说明:第1A-1I图为本发明之第一实施例的晶片封装制程的剖面流程图;第2A-2C图为本发明之第二实施例的晶片封装制程的部分剖面流程图;第3A-3C图为本发明之第三实施例的晶片封装制程的部分剖面流程图;第4A-4I图为本发明之第四实施例的晶片封装制程的部分剖面流程图;第5A-5E图为本发明之第五实施例的晶片封装制程的部分剖面流程图;第6图为本发明之一种晶片封装结构,其应用于单颗晶片的剖面示意图;第7图为本发明之一种晶片封装结构,其应用于多颗晶片的剖面示意图;第8图为本发明之一种晶片封装结构的剖面局部放大示意图;第9A、9B图为本发明之一种晶片封装结构,其积层线路层之图案化导线层上具有一被动元件的俯视及侧视示意图;第10A图为本发明之一种晶片封装结构,其积层线路层之单层图案化导线层形成一被动元件的结构示意图;第10B图为本发明之一种晶片封装结构,其积层线路层之双层图案化导线层形成一被动元件的结构示意图;以及第11A图为本发明之一种晶片封装结构,其积层线路层之单层图案化导线层形成一被动元件的结构示意图;第11B图为本发明之一种晶片封装结构,其积层线路层之双层图案化导线层形成一被动元件的结构示意图;以及第11C图为本发明之一种晶片封装结构,其积层线路层之双层图案化导线层形成另一被动元件的结构示意图。 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