| 主权项 |
1.一种处理系统,包含:一处理器(100,300,400),配置来执行记忆体(330)内之程式指令组(331),该处理器(100,300,400)包含:一程式计数器(310),配置来储存下一指令位址组(371),以及一堆叠(320),配置来储存至少一转回位址,该转回位址对应于副程式呼叫指令之执行,该程式指令组(331)包含:一"branch-else-return"指令使处理器(100,300,400)执行:如有关分支条件为第一状态,置入一分支位址至程式计数器(310)作为该下一指令位址(371),以及如有关分支条件为第二状态,置入该至少一转回位址至程式计数器(310)作为该下一指令位址(371)。2.一种处理系统,包含:一处理器(100,300,400),配置来执行程式指令组(331),该程式指令组(331)与占用记忆体(120)的多重字元之资料项目有关;该处理器(100,300,400)包含:一状态暂存器(118),包含状态旗标,该状态旗标包含至少一旗标,该至少一旗标相依于对应选取资料项目的多重字元。3.如申请专利范围第2项之处理系统,其中该至少一旗标至少包含下列其中一项:一资料为零旗标,指示出:由该多重字元中每一字元组成的选取资料项目内,其中每一字元含一零値,一资料为壹旗标,指示出:除了由该多重字元中一最不重要字元组成的目前资料项目外,其余由该多重字元中每一字元组成的选取资料项目内,其中每一字元含一零値;且该最不重要字元内含一壹値,以及一资料为最高旗标,多重字元中最重要且非零字元组成该选取资料项目。4.一种处理系统,包含:一处理器(100,300,400),配置来执行指令暂存器(410)之目前指令(331),以及一运算元暂存器(150),配置来提供一运算元予相依于目前指令(331)之处理器(100,300,400)处理;以及其中该目前指令(331)包含一常数跟随旗标(212),且处理器(100,300,400)配置为:当目前指令(331)之常数跟随旗标(212)包含一第一値时,载入一后续字元至运算元暂存器(150)内,以及当目前指令(331)之常数跟随旗标(212)包含一第二値时,载入该后续字元至下一指令周期之指令暂存器(410)内。5.一种处理系统,包含:一处理器(100,300,400),配置来执行程式指令组(331),一记忆体(120)配置来储存运算元,每一运算元含有一对应运算元位址于记忆体(120)内,以及至少一位址暂存器(130),配置来储存运算元位址,以及其中该至少一位址暂存器(130)中每一暂存器,配置为:由该处理器(100,300,400)接收运算元位址,以及提供运算元位址作为记忆体(120)唯一之定址输入。6.如申请专利范围第5项之处理系统,其中该运算元位址置于运算元位址范围内,以及该至少一位址暂存器(130)中每一暂存器之大小裁截至能容纳运算元位址范围跨距的最小尺寸。7.如申请专利范围第5项之处理系统,其中当执行至少一指令时,程式指令组(331)中至少一指令执行至少两位址暂存器之修改作业。8.如申请专利范围第5项之处理系统,其中该处理器(100,300,400),进一步配置来提供一位址为零旗标,该位址为零旗标在运算元位址为零时得以判定,该运算元位址对应一计数指数,以及该至少一位址暂存器(130),进一步配置为:回应该处理器(100,300,400)之减量指令来进行运算元位址减量,从而可依据该计数指数进行计数运算。9.如申请专利范围第5项之处理系统,其中该运算元位址置于运算元位址范围内,且内含较低位址与较高位址,以及该程式指令组(331)至少包含下列其中一项:一循环增量指令,其中于该至少一位址暂存器(130)内进行运算元位址增量,以及在该至少一位址暂存器(130)内之运算元位址大于较高位址时,于该至少一位址暂存器(130)内重设运算元位址以相符于较低位址,一循环减量指令,其中于该至少一位址暂存器(130)内进行运算元位址减量;以及在该至少一位址暂存器(130)内之运算元位址小于较低位址时,于该至少一位址暂存器(130)内重设运算元位址以相符于较高位址,从而约束该至少一位址暂存器(130)内运算元位址于运算元位址范围内。10.如申请专利范围第9项之处理系统,进一步包含至少一条件旗标(118),且该条件旗标至少结合下列其中一项:该运算元位址等于较低位址,以及该运算元位址等于较高位址。11.一种处理系统,包含:一处理器(100,300,400),配置来执行程式指令(331),一记忆体(120)配置来储存运算元,每一运算元含有一对应运算元位址于记忆体(120)内,其中该处理器(100,300,400)包含一算术单元(112),以及该算术单元(112)为与记忆体(120)耦合,因此该算术单元(112)仅由记忆体(120)接收第一运算元,进一步配置为:仅由后述其中一项接收第二运算元(161):该算术单元(112)之一输出,以及一常数,以及进一步配置为:依据第一运算元及第二运算元(161)二者中至少其中一者产生输出。12.如申请专利范围第11项之处理系统,其中该算术单元(112)仅包含:一加法器,内含一第一输入及一第二输入,依第一输入及一第二输入之算术和作为算术单元(112)的输出;一第一运算元选择器,配置来产生第一输入作为第一运算元,以及一零値;一第二运算元选择器,配置来产生第二输入作为下列其中一项:该第二运算元(161),一第二运算元(161)之反转,一第二运算元(161)之移位,以及一零値。13.一种处理系统,包含:一处理器(100,300,400),配置来执行程式指令组(331),程式指令组(331)的每一指令依复数个格式类型(201,202)之一格式类型来格式化,其中复数个格式类型(201,202)之每一格式类型包含复数个栏位(210-290),其中每一栏位协助运算之执行平行于每一程式指令之执行。14.如申请专利范围第13项之处理系统,其中至少一格式类型(201)之复数个栏位(210-290)的大多数栏位(212,214,230,240,250,252,260),通用于至少另一格式类型(202)之复数个栏位(210-290)的大多数栏位(212,214,230,240,250,252,260)。15.如申请专利范围第13项之处理系统,其中每一格式类型之复数个栏位(210-290)的大多数栏位对应于微指令(455)之控制元件,该等控制元件控制处理器(100,300,400)内之开关(160,170,180)与状态装置(150,310,320)的运算。16.如申请专利范围第13项之处理系统,其中该处理器(100,300,400)包含:一状态机器(450),依每一指令对应之微指令(455)来执行每一指令,一格式映射器(430),依指令之格式类型(210),使每一指令的每一控制栏位(410)与微指令(455)内一相关之控制元件结合,以及一预设解释模组(440),提供一预设条件予微指令(455)内、与每一指令无关的其他控制元件。17.如申请专利范围第16项之处理系统,其中该预设条件至少与下列其中一项相依:该指令之格式类型(210),以及该指令之至少一控制栏位。18.如申请专利范围第16项之处理系统,其中该预设条件至少包含下列其中一项:一载入为零条件,配置来设定至少一其他控制元件之値为零,一空条件,配置来脱离至少一不受影响的其他控制元件,一载入位元条件,配置来设定至少一其他控制元件之値等于指令内含之値,以及一增量条件,配置为使与至少一其他控制元件相关之値进行增量。19.如申请专利范围第13项之处理系统,进一步包含:一记忆体(120)含有一资料进入连接埠(187)与一资料脱离连接埠(186),此二连接埠配置来协助资料项目储存至该记忆体(120)及自该记忆体(120)检索,以及其中复数个栏位(210-290)中,至少一栏位包含一位址选择栏位(240),该选择栏位(240)协助一外部位址连接埠(188)进行选择作业;该外部位址连接埠(188)配置来提供另一处理器直接存取记忆体(120)内、由该外部位址连接埠(188)定址的位置;且该另一处理器可经由资料进入连接埠(187)与资料脱离连接埠(186)储存及检索资料项目。20.如申请专利范围第13项之处理系统,进一步包含:复数个储存元件(120,130,140),以及其中复数个栏位(210-290)中,至少两栏位(270,280)与复数个储存元件(120,130,140)中至少两储存元件相结合,以及当执行至少一指令时,程式指令组(331)中至少一指令协助至少两储存元件之修改作业。图式简单说明:图1为根据本发明阐释密码处理系统之资料路径架构的范例方块图。图2为根据本发明阐释密码处理系统的一对范例指令集格式。图3为根据本发明阐释密码处理系统之控制路径架构的范例方块图。图4为根据本发明阐释密码处理系统之微指令映射处理的范例方块图。 |
