| 主权项 |
1.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层。2.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)除去该光阻图案之制程;(e)在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该第一介电层的沉积膜厚为50-200nm左右、该第二介电层的沉积膜厚为200-2000nm左右、该硬罩幕的沉积膜厚为50-200nm左右。3.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该第一介电层的沉积膜厚为200-3000nm左右、该第二介电层的沉积膜厚为100-500nm左右、该硬罩幕的沉积膜厚为50-200nm左右。4.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积黏着层、第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层以及该黏着层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该黏着层为50nm以下的厚度之氧化矽膜。5.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层实施氢回火处理后,依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层。6.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层实施氢回火处理后,依次沉积黏着层、第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层以及该黏着层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该黏着层为50nm以下的厚度之氧化矽膜。7.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该硬罩幕为金属膜或金属化合物。8.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕以及该第二介电层的上部之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层的下部之制程;以及(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该硬罩幕为氮化矽膜。9.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层。10.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该第一介电层的沉积膜厚为50-200nm左右、该第二介电层的沉积膜厚为200-2000nm左右、该硬罩幕的沉积膜厚为50-200nm左右。11.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该第一介电层的沉积膜厚为200-3000nm左右、该第二介电层的沉积膜厚为100-500nm左右、该硬罩幕的沉积膜厚为50-200nm左右。12.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积黏着层、第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f),在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层以及该黏着层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该黏着层为50nm以下的厚度之氧化矽膜。13.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层实施氢回火处理后,依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层。14.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层实施氢回火处理后,依次沉积黏着层、第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该黏着层为50nm以下的厚度之氧化矽膜。15.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该硬罩幕为金属膜或金属化合物。16.一种半导体装置的制造方法,其特征包含:(a)、在形成导电层的底层上依次沉积第一介电层、蚀刻耐性比该第一介电层还低的第二介电层以及硬罩幕之制程;(b)、在该硬罩幕上形成光阻图案之制程;(c)、在该光阻图案的存在下实施蚀刻处理,将该光阻图案的图案转移到该硬罩幕之制程;(d)、除去该光阻图案之制程;(e)、在该硬罩幕的存在下实施蚀刻处理,选择性地将该硬罩幕的图案转移到该第二介电层之制程;(f)、在该硬罩幕的存在下实施蚀刻处理,将该硬罩幕的图案转移到该第一介电层之制程;(g)、在基板的全面依次沉积阻障金属层以及铜膜之制程;以及(h)、除去该阻障金属层以及该铜膜直到该第二介电层的上部露出为止之制程;其中该第一介电层为具备具有电容率比氧化矽膜还低的有机功能基之介电层,该第二介电层为具有电容率比氮化矽膜还低的介电层,该硬罩幕为氮化矽膜。17.如申请专利范围第1项至第8项中任一项所述之半导体装置的制造方法,其中在该第一介电层以及该第二介电层形成具有该硬罩幕的图案之沟槽,藉由研磨沉积于该沟槽上的导电膜,使导电膜埋入该沟槽。18.如申请专利范围第17项所述之半导体装置的制造方法,其中藉由该研磨也除去该硬罩幕,使该硬罩幕几乎消失。19.如申请专利范围第1项至第16项中任一项所述之半导体装置的制造方法,其中在该(f)制程中,该硬罩幕也被蚀刻,使该硬罩幕几乎消失。20.如申请专利范围第1项至第16项中任一项所述之半导体装置的制造方法,其中在该(e)制程中,该第一介电层系当作蚀刻该第二介电层时的蚀刻终止层而作用。21.如申请专利范围第1项至第16项中任一项所述之半导体装置的制造方法,其中在该(c)制程中,该第二介电层被蚀刻到中途。22.一种半导体装置的制造方法,包含:(a)、依次沉积有机膜、介电层以及硬罩幕之制程;(b)、形成该硬罩幕的图案,形成硬罩幕的图案之制程;(c)、使用该硬罩幕当作罩幕蚀刻该介电层,将该硬罩幕的图案选择性地转移到该介电层之制程;以及(d)、使用该硬罩幕当作罩幕蚀刻该有机膜,将该硬罩幕的图案转移到该有机膜之制程,其中该介电层具有比氮化矽膜还低的电容率,该(c)制程中,该有机膜系当作蚀刻该介电层时的蚀刻终止层而作用。23.如申请专利范围第22项所述之半导体装置的制造方法,其中在该(d)制程中,该硬罩幕也被蚀刻,使该硬罩幕几乎消失。24.如申请专利范围第22项所述之半导体装置的制造方法,其中在该有机膜以及该介电层形成具有该硬罩幕的图案之沟槽,藉由研磨沉积于该沟槽上的导电膜,使导电膜埋入该沟槽,藉由该研磨也除去该硬罩幕,使该硬罩幕几乎消失。25.如申请专利范围第22项至第24项中任一项所述之半导体装置的制造方法,其中在该(b)制程中,该介电层被形成图案到中途。26.如申请专利范围第22项至第24项中任一项所述之半导体装置的制造方法,其中该有机膜的膜厚比该介电层的膜厚薄。27.如申请专利范围第22项至第24项中任一项所述之半导体装置的制造方法,其中该有机膜系在形成导电层的底层上中介黏着层而形成,该黏着层的膜厚系以50nm以下来构成。28.一种半导体装置的制造方法,包含:(a)、依次沉积有机膜、介电层以及硬罩幕之制程;(b)、形成该硬罩幕的图案,形成硬罩幕的图案之制程;(c)、使用该硬罩幕当作罩幕蚀刻该介电层,将该硬罩幕的图案选择性地转移到该介电层之制程;(d)、使用该硬罩幕当作罩幕蚀刻该有机膜,将该硬罩幕的图案转移到该有机膜之制程;以及(e)、除去该硬罩幕之制程,其中该介电层具有比氮化矽膜还低的电容率。29.如申请专利范围第28项所述之半导体装置的制造方法,其中在该(d)制程中该硬罩幕也被蚀刻,该(e)制程与该(d)制程系在同一制程进行。30.如申请专利范围第28项所述之半导体装置的制造方法,其中在该有机膜以及该介电层形成具有该硬罩幕的图案之沟槽,藉由研磨沉积于该沟槽上的导电膜,使导电膜埋入该沟槽,该(e)制程系藉由该研磨除去该硬罩幕之制程。31.如申请专利范围第28项至第30项中任一项所述之半导体装置的制造方法,其中在该(b)制程中,该有机膜被形成图案到中途。32.如申请专利范围第28项至第30项中任一项所述之半导体装置的制造方法,其中在该(c)制程中,该有机膜系当作蚀刻该介电层时的蚀刻终止层而作用。33.如申请专利范围第28项至第30项中任一项所述之半导体装置的制造方法,其中该有机膜系在形成导电层的底层上中介黏着层而形成,该黏着层的膜厚系以50nm以下来构成。34.一种半导体装置的制造方法,包含:(a)、依次沉积有机膜、介电层以及硬罩幕之制程;(b)、蚀刻该硬罩幕以及该介电层,形成硬罩幕的图案,并且蚀刻到该介电层的中途之制程;(c)、使用该硬罩幕当作罩幕蚀刻该介电层,将该硬罩幕的图案选择性地转移到该介电层之制程;以及(d)、使用该硬罩幕当作罩幕蚀刻该有机膜,将该硬罩幕的图案转移到该有机膜之制程。35.如申请专利范围第34项所述之半导体装置的制造方法,其中该介电层具有比氮化矽膜还低的电容率。36.如申请专利范围第34项或第35项所述之半导体装置的制造方法,其中的该(c)制程中,该有机膜系当作蚀刻该介电层时的蚀刻终止层而作用。37.如申请专利范围第34项或第35项所述之半导体装置的制造方法,其中该有机膜的膜厚比该介电层的膜厚薄。38.如申请专利范围第34项或第35项所述之半导体装置的制造方法,其中该有机膜系在形成导电层的底层上中介黏着层而形成,该黏着层的膜厚系以50nm以下来构成。39.一种半导体装置的制造方法,包含:(a)、在形成导电层的底层上,形成具有50nm以下的膜厚的黏着层之制程;以及(b)、在该黏着层上,形成有机膜之制程。40.如申请专利范围第39项所述之半导体装置的制造方法,其中该导电层系由埋入介电层中的沟槽之钨膜所构成。41.如申请专利范围第39项或第40项所述之半导体装置的制造方法,其中在形成该黏着层前进行氢处理。42.如申请专利范围第39项或第40项所述之半导体装置的制造方法,其中该黏着层系由氧化矽膜所构成。43.一种半导体装置,系在形成导电层的底层上,中介黏着层形成有机膜,该黏着层具有50nm以下的膜厚。44.如申请专利范围第43项所述之半导体装置,其中该导电层系由埋入介电层中的沟槽之钨膜所构成。45.如申请专利范围第43项或第44项所述之半导体装置,其中在形成该黏着层前进行氢处理。46.如申请专利范围第43项或第44项所述之半导体装置,其中该黏着层系由氧化矽膜所构成。图式简单说明:图1系显示本发明的一实施形态(实施形态一)之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图2系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图3系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图4系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图5系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图6系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图7系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图8系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图9系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图10系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图11系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图12系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图13系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图14系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图15系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图16系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图17系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图18系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图19系显示本实施形态一之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图20系显示本发明的其他实施形态(实施形态二)之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图21系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图22系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图23系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图24系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图25系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图26系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图27系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图28系显示本实施形态二之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图29系显示本发明的再其他实施形态(实施形态三)之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图30系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图31系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图32系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图33系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图34系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图35系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图36系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图37系显示本实施形态三之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图38系显示本发明的再其他实施形态(实施形态四)之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图39系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图40系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图41系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图42系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图43系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图44系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图45系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。图46系显示本实施形态四之半导体装置的制造方法的一例于其制程顺序之半导体基板的主要部位剖面图。 |
