| 主权项 |
1.一种包含快闪EEPROM记忆体单元之阵列之半导体记忆体之装置,以改善包括结合用于降低电容负载之解码结构以便精确控制在选择字元线和区块选择线上之电压,该装置包括有:记忆体阵列,具有划分成复数个区段(S0-S127)之复数个记忆体核心单元,每个区段均具有排列成数列字元线及与此数列字元线交叉之数行位元线之记忆体核心单元;第一升压电路装置(23),在读取模式之操作期间产生较电源供应电位高之用于驱动字元线N-井区之第一升压电压及较电源供应电位高之用于驱动选择字元线之第二升压电压;第二升压电路装置(29),产生较电源供应电位高之用于驱动选择闸极N-井区之第三升压电压及较电源供应电位高之用于驱动区块选择线之第四升压电压;解码结构(18),包含有字元线解码装置回应该第一和第二升压电压而分别提供该第一升压电压给字元线N-井区及提供该第二升压给选择字元线以便降低在选择字元线上由于与字元线N-井区相关之大电容负载所导致之电容负载;以及该解码结构更包含选择闸极解码装置,回应该第三和第四升压电压而分别提供该第三升压电压给选择闸极N-井区及提供该第四升压电压给选择区块选择线以便降低在选择区块选择线上由于与选择闸极N-井区相关之大电容负载所导致之电容负载。2.如申请专利范围第1项之半导体记忆体装置,其中该字元线解码器装置包含字元线区段选择解码器电路(42),该电路具有使输入端连接成可接收该第一和第二升压电压,及具有输出端,以分别产生N-井电压和选择字元线电压。3.如申请专利范围第2项之半导体记忆体装置,其中该字元线解码器装置更包含有垂直字元线解码器电路(44),该电路具有使输入端连接成可接收N-井电压和区段选择字元线电压,及具有输出端,以产生选择垂直字元线电压。4.如申请专利范围第3项之半导体记忆体装置,其中该选择闸极解码装置包含区段选择闸极解码器电路(46a,46b),使输入端连接成可接收该第三和第四升压电压,及具有输出端,以产生区块选择线电压。5.如申请专利范围第4项之半导体记忆体装置,其中该选择闸极解码装置更色含水平字元线解码器电路(48a,48b),使输入端连接成可接收字元线N-井区电压并且用于产生选择水平字元线电压。6.如申请专利范围第5项之半导体记忆体装置,其中该解码结构更包含字元线驱动装置(49),回应该选择垂直字元线电压和该选择水平字元线电压以产生所选择之字元线电压。7.如申请专利范围第1项之半导体记忆体装置,其中该第一升压电压是在+4.5V至+6.2V之范围内。8.如申请专利范围第7项之半导体记忆体装置,其中该第二升压大约为+3.8V。9.如申请专利范围第8项之半导体记忆体装置,其中前述的第四升压大约为+1.5V。10.一种用于降低在快闪记忆体单元内之电容负载以便精确控制在所选择字元线和区块选择线上之电压的方法,该方法包括下列步骤:提供记忆体阵列,该阵列具有划分成复数个区段之复数个记忆体核心单元,每个区段内均具有排列成数列的字元线及与该数列字元线交叉之数行的位元线之记忆体核心单元;在读取模式之操作期间产生较电源供应电位位高之用于驱动字元线N-井区之第一升压电压和较电源供应电位高之用于驱动选择字元线之第二升压电压;产生较电源供应电位高之用于驱动选择闸极N-井区之第三升压电压和较电源电供应电位高之用于驱动区块选择线之第四升压电压;分别提供该第一升压电压给字元线N-井区及提供该第二升压给选择字元线以便可降低在选择字元线上由于与字元线N-井区相关之大电容负载所导致之电容负载;以及分别提供该第三升压给选择闸极N-井区及提供该第四升压给选择区块选择线所以便降低在选择区块选择线上由于与选择闸极N-井区相关之大电容负载所导致之电容负载。图式简单说明:第1A图显示用于字元线以产生升压电压之习知技术的简化方块图;第1图显示习知64Mb NOR快闪记忆体阵列结构之简化方块图,使用本发明之X-解码器和升压电路。第2a和2b图当连接在一起时,显示使用第1图之记忆体阵列之一区段的X-解码器之方块图,该图是依据本发明之原则而建构的;第3图显示第1图之VPXMUX选择器电路20的详细示意电路图;第4图显示第1图之VPSGMUX选择器电路22的详细示意电路图;第5图显示第2图之VPX区段选择电路42的详细示意电路图;第6图显示第2图之垂直字元线解码器44的详细示意电路图;第7图显示用于第2图之选择闸极之区段选择解码器46a的详细示意电路图;第8图显示第2图之水平字元线解码器48a的详细示意电路图;第9图显示第2图之字元线驱动电路49的详细示意电路图。 |
