| 主权项 |
1.一种多晶片模组,其特征系具备具有复数层之配线层之模组基板,和形成于上述模组基板之一方之面的多数之外部连接电极,和为实装形成于上述模组基板之另一方之面的复数个之半导体积体电路晶片的实装垫片;前述实装垫片系分离相对地可高速动作之复数个之半导体积体电路晶片之实装垫片之范围,和相对地动作速度为慢之复数个之半导体积体电路晶片之实装垫片之范围,对应于位址输出及资料输出入的外部连接电极系配置于搭载相对地动作速度为慢之半导体积体电路晶片之范围的背面所成者。2.如申请专利范围第1所述之多晶片模组,其中,在搭载前述相对动作速度快的复数个半导体积体电路晶片范围的背面,相对地配置多个分配于电源电压及主电压的供给之外部连接电极。3.一种多晶片模组,其特征为具有:具有复数层配线层之模组基板、和形成在上述模组基板其中一面的多数外部连接电极、和连接前述配线层并设在上述模组基板另一面的资料处理晶片、记忆晶片、及缓冲电路;在前述模组基板的略中央配置资料处理晶片,隔着前述资料处理晶片,在一方排列配置复数个记忆晶片,在另一方排列配置复数个缓冲电路。4.一种多晶片模组,其特征为具有:具有复数层配线层之模组基板、和形成在上述模组基板其中一面的多数外部连接电极、和形成在上述模组基板另一面的实装垫片、和介于前述实装垫片而设的资料处理晶片、记忆晶片、及缓冲电路;分配于位址及资料用的外部连接电极,系被配置在搭载前述缓冲电路范围的背面所形成的。5.一种多晶片模组,其特征为具有:具有复数层配线层之模组基板、和形成在上述模组基板其中一面的多数外部连接电极、和形成在上述模组基板另一面的实装垫片、和介于前述实装垫片而设的资料处理晶片、记忆晶片、及缓冲电路;在搭载前述记忆晶片范围的背面,相对地配置多个分配于电源电压及主电压的供给之外部连接电极所形成的。6.一种多晶片模组,其特征为具有:具有复数层配线层之模组基板、和形成在上述模组基板其中一面的多数外部连接电极、和形成在上述模组基板另一面的实装垫片、和介于前述实装垫片而实装之复数种半导体积体电路晶片;在分配电源电压及主电压的供给之动作电源用之外部连接电极的配置,在模组基板上有粗细,愈耗电的半导体积体电路晶片的背面,就要愈细密的配置被分配在前述动作电源用之外部连接电极所形成的。7.一种半导体模组,其特征为:在其中一面配置复数个外部连接电极,模组基板的另一面形成实装图形;前述实装图形系在高度尺寸大致相等的半导体积体电路晶片的每组,排一排该些半导体积体电路晶片,可实装组化之图形;介于黏贴在每一被前述组化的图形之各向异性导电性薄膜,来导电连接实装图形半导体积体电路晶片之突起电极所形成的。8.一种电子电路,属于第1之半导体装置和较前述第1之半导体装置可高速动作的第2之半导体装置,于配线基板之滙流排,呈共通连接状态实装的电子电路,其特征系前述第2之半导体装置系将藉由外部连接电极,共通连接于前述滙流排之资料处理器晶片和记忆晶片,具备于多层配线基板,于自前述资料处理器晶片和记忆晶片到达前述外部连接电极之配线路径,具有缓冲电路;前述缓冲电路系于前述资料处理器晶片所进行之记忆晶片之存取时,切断自前述滙流排之输入,分配于位址及资料用之外部连接电极系配置于搭载前述缓冲电路之范围之背面而形成者。9.如申请专利范围第8项所述之电子电路,其中前述缓冲电路为分别被插入前述配线路径之位址输出缓冲器、控制信号输出缓冲器及资料输出入缓冲器;前述资料输出入缓冲器系回应利用前述资料处理晶片的记忆晶片之存取指示,而被控制在高阻抗状态。10.如申请专利范围第8项之电子电路,其中,前述缓冲电路系各插入至前述配线路径之位址输出入缓冲器、控制信号输出入缓冲器、及资料输出入缓冲器,前述位址输出入缓冲器、控制信号输出入缓冲器、及资料输出入缓冲器系回应前述资料处理器晶片所进行之记忆体晶片之存取指示,呈高阻抗状态加以控制者。11.如申请专利范围第8项之电子电路,其中,搭载前述记忆体晶片之范围之背面中,分配于电源电压及主电压之供给的外部连接电极则呈相对多数加以配置所成者。图式简单说明:第1图系表示根据采用多晶片模组的本发明之电子电路之一例之外观图。第2图系有关不采用多晶片模组的比较例之电子电路外观图。第3图系表示多晶片模组的晶片线路图之一例的平面图。第4图系第3图所示之多晶片模组之底面图。第5图系举例表示针对多晶片模组的外部连接电极之功能分配状态说明图。第6图系多晶片模组之方块图。第7图系以端子对应来表示资料处理晶片和记忆晶片的连接状态之一例说明图。第8图系表示资料处理晶片之一例方块图。第9图系表示输出缓冲器之逻辑电路图。第10图系输出入缓冲器及逻辑闸晶片之方块图。第11图系举例表示针对中心焊垫的记忆晶片之接合焊垫来配置位址信号线之平面图。第12图系以整个多晶片模组3来表示记忆晶片和位址滙流排之说明图。第13图系表示多层配线基板方面的多层配线沟造之一例之断面图。第14A至14D图系表示以触发晶片方式在模组基板实装裸晶片的过程中之几个重要处之说明图。第15图系举例表示突起电极、实装焊垫和接合部的断面构造之断面图。第16图系表示在裸晶片的每一方块黏贴各向异性导电性薄膜,并实装复数个裸晶片状态之多晶片模组说明图。第17图系多晶片模组的另一功能方块图。第18图系举例表示第17图的资料输出入缓冲器和控制此之逻辑闸晶片的一部分之逻辑电路图。第19图系举例表示第17图的位址输出入缓冲器及控制信号输出入缓冲器和控制此之逻辑闸晶片的一部分之逻辑电路图。第20图系表示设在半导体积体电路晶片的主端子至电源端子等的金突起电路与形成在多层配线基板的各外部连接电极之连接关系之第13图的详细说明图。第21图系表示以金突起电极作为设在半导体积体电路晶片的信号端子与形成在多层配线基板的各外部连接电极的连接关系之第13图的详细说明图。第22图系表示以配线基板作为印刷基板的一例之断面图。 |
