| 主权项 |
1.一种半导体装置,在第1导电型之半导体基板内具有使第1导电型之第1杂质区域(3)和第2导电型之第2杂质区域(4)之并排构造重复2次以上之重复构造,其特征是:位于上述重复构造之最端部之上述第1和第2杂质区域(3,4)之任何一个之低浓度区域(3,4),具有构成上述重复构造之所有上述第1和第2杂质区域(3,4)中之最低杂质浓度或最少之总有效电荷量。2.如申请专利范围第1项之半导体装置,其中上述之低浓度区域(3,4)之杂质浓度是上述重复构造之中央部之上述第1和第2杂质区域(3,4)之任何一个之高浓度区域(3,4)之杂质浓度之30%以上70%以下。3.如申请专利范围第2项之半导体装置,其中位于上述低浓度区域(3,4)和上述高浓度区域(3,4)之间之上述第1和第2杂质区域(3,4)之任何一个之中间浓度区域(3,4)之杂质浓度,高于上述低浓度区域(3,4)之杂质浓度,和低于上述高浓度区域(3,4)之杂质浓度。4.如申请专利范围第1项之半导体装置,其中上述之半导体基板具有互相面对之第1主面和第2主面;在构成上述重复构造之上述多个第1杂质区域(3)之至少1个之上述第1主面之至少一部份,形成第2导电型之第3杂质区域(5),用来与上述第1杂质区域(3)构成pn接合;和在上述重复构造之上述第2主面,形成第1导电型之第4杂质区域(1)。5.如申请专利范围第1项之半导体装置,其中构成与上述第1杂质区域(3)pn接合之上述第3杂质区域(5)是绝缘闸型场效电晶体部之本体区域。6.如申请专利范围第1项之半导体装置,其中位于重复构造之最端部之上述低浓度区域(3,4)不构成主动元件。7.如申请专利范围第1项之半导体装置,其中更具备有:第2导电型之第3杂质区域(5),形成在以特定方向延伸之上述第1杂质区域(3)之近端上部之至少一部份;第1导电型之第4杂质区域(54),形成在上述特定方向之相反方向之上述第1杂质区域(3)之近端上部之至少一部份;第1电极,电连接到上述之第3杂质区域(5);和第2电极,电连接到上述之第4杂质区域(54);上述之第1和第2电极均形成在上述之第1主面上。8.如申请专利范围第1项之半导体装置,其中上述之半导体基板具有互相面对之第1主面和第2主面,和在上述之第1主面具有多个沟(23);上述之重复构造具有使包夹上述之沟(23)之上述第1和第2杂质区域(3,4)之并排构造重复2次以上之构造。9.如申请专利范围第8项之半导体装置,其中上述之低浓度区域(3,4)之杂质浓度是上述重复构造之中央部之上述第1和第2杂质区域(3,4)之任何一个之高浓度区域(3,4)之杂质浓度之30%以上70%以下。10.如申请专利范围第9项之半导体装置,其中位于上述低浓度区域(3,4)和上述高浓度区域(3,4)之间之上述第1和第2杂质区域(3,4)之任可一个之中间浓度区域(3,4)之杂质浓度,高于上述低浓度区域(3,4)之杂质浓度,和低于上述高浓度区域(3,4)之杂质浓度。11.如申请专利范围第8项之半导体装置,其中在被上述之多个沟(23)包围之上述半导体基板之台面部份之一方侧面形成第1杂质区域(3),在另外一方侧面形成上述之第2杂质区域(4),和在上述第1杂质区域(3)之上述第1主面之至少一部份,形成第2导电型之第3杂质区域(5)用来与上述之第1杂质区域(3)构成pn接合。12.如申请专利范围第11项之半导体装置,其中构成与上述第1杂质区域(3)pn接合之上述第3杂质区域(5)是绝缘闸型场效电晶体部之本体区域。13.如申请专利范围第8项之半导体装置,其中位于重复构造之最端部之上述低浓度区域(3,4)不构成主动元件。14.如申请专利范围第8项之半导体装置,其中上述多个沟(23)之位于最端部之沟(23)是第1虚线状沟,具有虚线状之表面图型,在上述之第1主面沿着指定之方向具有间隔的配置多个第1孔(23a),上述之低浓度区域(3,4)形成位于上述第1虚线状沟(23)之一方之侧壁。15.如申请专利范围第14项之半导体装置,其中构成上述第1虚线状沟(23)之上述多个第1孔(23a)之上述第1主面之一方侧壁之长度之总和,成为比上述第1虚线状沟(23)靠近中央部之连续延伸之沟(23)之上述第1主面之一方侧壁之长度之30%以上70%以下。16.如申请专利范围第14项之半导体装置,其中位于上述第1虚线状沟(23)和上述连续延伸之沟(23)之间之沟是第2虚线状沟(23),具有虚线状之表面图型沿着指定之方向具有间隔的在上述第1主面配置多个第2孔(23a1,23a2);构成上述第2虚线状沟(23)之上述多个第2孔(23a1,23a2)之上述第1主面之一方侧壁之长度总和,大于构成上述第1虚线状沟(23)之上述多个第1孔(23a3)之上述第1主面之一方侧壁之长度总和,和小于比上述第2虚线状沟(23)更靠近中央部之连续延伸之沟(23)之上述第1主面之一方侧壁之长度。17.如申请专利范围第14项之半导体装置,其中在被上述之多个沟(23)包围之上述半导体基板之台面部份之一方侧面形成第1杂质区域(3),在另外一方侧面形成上述之第2杂质区域(4),和在上述第1杂质区域(3)之上述第1主面之至少一部份,形成第2导电型之第3杂质区域(5)用来与上述之第1杂质区域(3)构成pn接合。18.如申请专利范围第17项之半导体装置,其中构成与上述第1杂质区域(3)pn接合之上述第3杂质区域(5)是绝缘闸型场效电晶体部之本体区域。19.如申请专利范围第14项之半导体装置,其中位于重复构造之最端部之上述低浓度区域(3,4)不构成主动元件。20.如申请专利范围第1项之半导体装置,其中上述之半导体基板具有互相面对之第1主面和第2主面,和具有多个沟包含有与上述之第1主面互相邻接之第1和第2沟(23);和在上述第1沟(23)之两个侧壁各形成有上述之第1杂质区域(3),和在上述第2沟(23)之两个侧壁形成有上述之第2杂质区域(4),使此种构造重复2次以上。21.如申请专利范围第20项之半导体装置,其中上述之低浓度区域(3,4)之杂质浓度是上述重复构造之中央部之上述第1和第2杂质区域(3,4)之任何一个之高浓度区域(3,4)之杂质浓度之30%以上70%以下。22.如申请专利范围第21项之半导体装置,其中位于上述低浓度区域(3,4)和上述高浓度区域(3,4)之间之上述第1和第2杂质区域(3,4)之任何一个之中间浓度区域(3,4)之杂质浓度,高于上述低浓度区域(3,4)之杂质浓度,和低于上述高浓度区域(3,4)之杂质浓度。23.如申请专利范围第20项之半导体装置,其中在被上述之多个沟(23)包围之上述半导体基板之台面部份之一方侧面形成第1杂质区域(3),在另外一方侧面形成上述之第2杂质区域(4),和在上述第1杂质区域(3)之上述第1主面之至少一部份,形成第2导电型之第3杂质区域(5)用来与上述之第1杂质区域(3)构成pn接合。24.如申请专利范围第23项之半导体装置,其中构成与上述第1杂质区域(3)pn接合之上述第3杂质区域(5)是绝缘闸型场效电晶体部之本体区域。25.如申请专利范围第20项之半导体装置,其中位于重复构造之最端部之上述低浓度区域(3,4)不构成主动元件。26.如申请专利范围第20项之半导体装置,其中上述多个沟(23)之位于最端部之沟(23)是第1虚线状沟(23),具有虚线状之表面图型,在上述之第1主面沿着指定之方向具有间隔的配置多个第1孔(23a),上述之低浓度区域(3,4)形成位于上述第1虚线状沟(23)之一方之侧壁。27.如申请专利范围第26项之半导体装置,其中构成上述第1虚线状沟(23)之上述多个第1孔(23a)之上述第1主面之一方侧壁之长度之总和,成为比上述第1虚线状沟(23)靠近中央部之连续延伸之沟(23)之上述第1主面之一方侧壁之长度之30%以上70%以下。28.如申请专利范围第26项之半导体装置,其中位于上述第1虚线状沟(23)和上述连续延伸之沟(23)之间之沟(23)是第2虚线状沟(23),具有虚线状之表面图型沿着指定之方向具有间隔的在上述第1主面配置多个第2孔(23a1,23a2);构成上述第2虚线状沟(23)之上述多个第2孔(23a1,23a2)之上述第1主面之一方侧壁之长度总和,大于构成上述第1虚线状沟(23)之上述多个第1孔(23a3)之上述第1主面之一方侧壁之长度总和,和小于比上述第2虚线状沟(23)更靠近中央部之连续延伸之沟(23)之上述第1主面之一方侧壁之长度。29.如申请专利范围第26项之半导体装置,其中在被上述之多个沟(23)包围之上述半导体基板之台面部份之一方侧面形成第1杂质区域(3),在另外一方侧面形成上述之第2杂质区域(4),和在上述第1杂质区域(3)之上述第1主面之至少一部份,形成第2导电型之第3杂质区域(5)用来与上述之第1杂质区域(3)构成pn接合。30.如申请专利范围第26项之半导体装置,其中构成与上述第1杂质区域(3)pn接合之上述第3杂质区域(5)是绝缘闸型场效电晶体部之本体区域。31.如申请专利范围第31项之半导体装置,其中位于重复构造之最端部之上述低浓度区域(3,4)不构成主动元件。32.一种半导体装置之制造方法,其中之半导体装置在第1导电型之半导体基板内具有使第1导电型之第1杂质区域(3)和第2导电型之第2杂质区域(4)之并排构造重复2次以上之重复构造,其特征是:形成使上述低浓度区域(3,4)和其以外之其他之上述第1和第2杂质区域(3,4)独立的变化浓度,用来使位于上述重复构造之最端部之上述第1和第2杂质区域(3,4)之任何一个之低浓度区域(3,4),具有构成上述重复构造之所有上述第1和第2杂质区域(3,4)中之最低杂质浓度或最少之总有效电荷量。33.如申请专利范围第32项之半导体装置之制造方法,其中形成利用离子注入和热处理用来独立变化上述低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)之浓度,藉以形成独立的变化上述之低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)之浓度。34.如申请专利范围第32项之半导体装置之制造方法,其中形成利用离子注入和多阶段之外延成长用来独立变化上述低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)之浓度,藉以形成独立的变化上述之低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)之浓度。35.如申请专利范围第32项之半导体装置之制造方法,其中形成利用多阶段之变化注入能量之离子注入用来独立变化上述低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)之浓度,藉以形成独立的变化上述之低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)之浓度。36.如申请专利范围第32项之半导体装置之制造方法,其中为着使上述低浓度区域(3,4)和其他之上述第1和第2杂质区域(3,4)形成独立的变化浓度,利用从离子注入用遮罩(31q)之第1开口部注入之杂质离子用来形成其他之上述第1和第2杂质区域(3,4),和利用从具有开口总面积小于上述第1开口部之第2开口部注入之杂质离子用来形成上述之低浓度区域(3,4)。37.如申请专利范围第36项之半导体装置之制造方法,其中上述之第2开口部具有将互相分离之多个微小开口部密集配置之构造;和经由施加热处理,使从上述多个微小开口部之各个注入之杂质离子成为一体,用来形成最后之精工平均杂质浓度低于其他之上述第1和第2杂质区域(3,4)之上述低浓度区域(3,4)。38.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述之半导体基板之第1主面同时形成一个以上之沟(23);和虚线状沟(23),并排的位于该1个以上之沟(23)之外侧,和沿着指定之方向具有间隔的配置多个第1孔(23a),用来在上述之第1主面具有虚线状之表面图型;和在该1个以上之沟(23)和上述虚线状沟(23)之各个之一方侧壁,利用同时之离子注入,用来在上述虚线状沟(23)之一方侧壁形成上述之低浓度区域(3,4),同时在该1个以上之沟(23)之一方侧壁形成其他之上述第1或第2杂质区域(3,4)。39.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述之半导体基板之第1主面形成2个以上之沟(23);在上述之2个以上之沟(23)之一方侧壁,注入杂质离子用来形成上述之第1或第2杂质区域(3,4);和在以充填层埋入到该2个以上之沟(23)中之位于最端部以外之沟(23)之状态,在位于最端部之该沟(23)之一方侧壁,进行与已注入之杂质相反导电型之杂质之离子注入,用来使已注入之杂质之浓度实质上的低浓度化,藉以形成上述之低浓度区域(3,4)。40.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面形成1个以上之沟(23);在该1个以上之沟(23)之各个之一方侧壁,以第1注入量进行离子注入,用来形成上述之第1或第2杂质区域(3,4);在以充填层埋入到该1个以上之沟(23)之各个之状态,在该1个以上之沟(23)之外侧,形成新的最端部沟(23);和以比上述第1注入量少之第2注入量进行离子注入,用来在上述最端部沟(23)之一方侧壁形成上述之低浓度区域(3,4)。41.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:同时形成:2个以上之沟(23),包含在上述半导体基板之第1主面互相邻接之第1和第2沟(23);和虚线状沟(23),并排的位于该2个以上之沟(23)之外侧,和沿着指定方向具有间隔的配置多个第1孔(23a),用来在上述之第1主面具有虚线状之表面图型;在上述第1沟(23)之两个侧壁之各个进行第1杂质之离子注入,用来形成上述之第1杂质区域(3);和在上述第2沟(23)之两个侧壁之各个进行第2杂质之离子注入,用来形成上述之第2杂质区域(4);上述之低浓度区域(3,4)经由与上述之第1或第2杂质之离子注入同时之注入,形成在上述虚线状沟(23)之两个侧壁。42.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面形成由多个第1沟(23)构成之第1沟群;在上述之第1沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第1杂质区域(3);在上述之第1主面形成由多个第2沟(23)构成之第2沟群,成为上述之第1沟(23)和上述之第2沟(23)互相交替之方式;在上述之第2沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第2杂质区域(4);在以充填层埋入到交替配置之上述第1和第2沟(23)中之位于最端部以外之沟(23)之状态,在位于最端部之该沟(23)之两个侧壁,经由注入与已注入杂质相反导电型之杂质,用来使已注入之杂质之浓度实质上的低浓度化,藉以形成上述之低浓度区域(3,4)。43.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面形成由多个第1沟(23)构成之第1沟群;在上述第1沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第1杂质区域(3);在以充填层埋入到上述第1沟(23)之各个之状态,在上述之第1主面形成由多个第2沟(23)构成之第2沟群,成为上述之第1沟(23)和上述之第2沟(23)互相交替之方式;在上述之第2沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第2杂质区域(4);在以充填层埋入到上述第1和第2沟(23)之各个之状态,在位于交替配置之上述第1和第2沟(23)之最端部之沟(23)之外侧,形成新的最端部沟(23);和在上述最端部沟(23)之两个侧壁,经由注入上述之第1或第2导电型之杂质离子,用来形成杂质浓度低于上述之第1或第2杂质区域(3,4)之上述低浓度区域(3,4)。44.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面同时形成由多个第1沟(23)构成之第1沟群和由多个第2沟(23)构成之第2沟群,成为上述之第1沟(23)和上述之第2沟(23)互相交替之方式;在以第1充填层埋入到上述第2沟群之状态,在构成上述第1沟群之多个第1沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第1杂质区域(3);在以第2充填层埋入到上述第1沟群之状态,在构成上述第2沟群之多个第2沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第2杂质区域(4);和在以第3充填层埋入到构成上述第1沟群之上述多个第1沟(23)和构成上述第2沟群之上述多个第2沟(23)中之位于最端部之最端部沟(23)以外之所有之沟之状态,在上述最端部沟(23)之两个侧壁,经由注入与已注入之杂质相反导电型之杂质离子,用来使已注入之杂质之浓度低浓度化,藉以形成上述之低浓度区域(3,4)。45.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面同时形成由多个第1沟(23)构成之第1沟群和由多个第2沟(23)构成之第2沟群,成为上述之第1沟(23)升上述之第2沟(23)互相交替之方式;在以第1充填层埋入上述第2沟群之状态,在构成上述第1沟群之多个第1沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第1杂质区域(3);和在以第2充填层埋入上述第1沟群之状态,在构成上述第2沟群之多个第2沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第2杂质区域(4);构成上述第1沟群之多个第1沟(23)和构成上述第2沟群之多个第2沟(23)中之位于最端部之最端部沟(23)是虚线状沟(23),具有虚线状之表面图型,在上述之第1主面沿着指定之方向具有间隔的配置多个孔(23a)。46.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面形成2个以上之沟(23);在该2个以上之沟(23)之一方之侧壁进行杂质之离子注入,用来形成上述之第1或第2杂质区域(3,4);和在以充填层埋入位于该2个以上之沟(23)中之位于最端部之沟(23)之状态,在位于最端部之该沟(23)以外之沟(23)之一方侧壁,进行与已注入之杂质相同导电型之杂质之离子注入,用来使已注入之杂质之浓度实质上的高浓度化,用来使位于最端部之该沟(23)之侧壁之上述第1或第2杂质区域(3,4)相对的成为低浓度区域。47.如申请专利范围第32项之半导体装置之制造方法,其中更具备有之工程有:在上述半导体基板之第1主面形成由多个第1沟(23)构成之第1沟群;在上述第1沟之各个之两个侧壁进行离子注入,用来形成上述之第1杂质区域(3);在上述之第1主面形成由多个第2沟(23)构成之第2沟群,成为上述之第1沟(23)和上述之第2沟(23)互相交替之方式;在上述第2沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第2杂质区域(4);和在以充填层埋入到交替配置之上述第1和第2沟(23)中之位于最端部之沟(23)之状态,在位于最端部之该沟(23)以外之沟(23)之两个侧壁,经由注入与已注入之杂质相同导电型之杂质,用来使已注入之杂质之浓度实质上的高浓度化,藉以使位于最端部之该沟(23)侧壁之该第1或第2杂质区域(3,4)相对的成为低浓度区域。48.如申请专利范围第32项之半导体装置之制造方法,其中更具备之工程有:在上述半导体基板之第1主面同时形成由多个第1沟(23)构成之第1沟群和由多个第2沟(23)构成之第2沟群,成为上述之第1沟(23)和上述之第2沟(23)互相交替之方式;在以第1充填层埋入上述第2沟群之状态,在构成上述第1沟群之多个第1沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第1杂质区域(3);在以第2充填层埋入上述第1沟群之状态,在构成上述第2沟群之多个第2沟(23)之各个之两个侧壁进行离子注入,用来形成上述之第2杂质区域(4);和在以第3充填层埋入到构成上述第1沟群之上述多个第1沟(23)和构成上述第2沟群之上述多个第2沟(23)中之位于最端部之最端部沟(23)之状态,在上述最端部沟(23)以外之沟(23)之两个侧壁,经由注入与已注入之杂质相同导电型之杂质离子,用来使已注入杂质之浓度高浓度化,藉以使最端部沟(23)之侧壁之上述第1或第2杂质区域(3,4)相对的成为低浓度区域。图式简单说明:图1是剖面图,用来概略的表示本发明之实施形态1之半导体装置之构造。图2是剖面图,用来概略的表示本发明之实施形态2之半导体装置之构造。图3是剖面图,用来概略的表示本发明之实施形态3之半导体装置之构造。图4是剖面图,用来概略的表示本发明之实施形态4之半导体装置之构造。图5是剖面图,用来概略的表示本发明之实施形态5之半导体装置之构造。图6是剖面图,用来概略的表示本发明之实施形态6之半导体装置之构造。图7是剖面图,用来概略的表示习知方式之埋入多层外延构造。图8是剖面图,用来概略的表示本发明之实施形态7之半导体装置之构造。图9是剖面图,用来概略的表示本发明之实施形态8之半导体装置之构造。图10是剖面图,用来概略的表示本发明之实施形态9之半导体装置之构造。图11是剖面图,用来概略的表示本发明之实施形态10之半导体装置之构造。图12是剖面图,用来概略的表示本发明之实施形态11之半导体装置之构造。图13是剖面图,用来概略的表示本发明之实施形态12之半导体装置之构造。图14是剖面图,用来概略的表示本发明之实施形态13之半导体装置之构造。图15是剖面图,用来概略的表示本发明之实施形态14之半导体装置之构造。图16是剖面图,用来概略的表示本发明之实施形态15之半导体装置之构造。图17是剖面图,用来概略的表示本发明之实施形态16之半导体装置之构造。图18-图25是概略剖面图,用来表示本发明之实施形态17之半导体装置之制造方法之工程步骤。图26-图32是概略剖面图,用来表示本发明之实施形态18之半导体装置之制造方法之工程步骤。图33-图42是概略剖面图,用来表示本发明之实施形态19之半导体装置之制造方法之工程步骤。图43-图53是概略剖面图,用来表示本发明之实施形态20之半导体装置之制造方法之工程步骤。图54-图62是概略剖面图,用来表示本发明之实施形态21之半导体装置之制造方法之工程步骤。图63和图64是部份扩大剖面图,用来扩大的表示图55之一部份。图65-图69是概略剖面图,用来表示本发明之具有沟时之实施形态之半导体装置之制造方法之工程步骤。图70-图78是概略剖面图,用来表示本发明之实施形态是22之半导体装置之制造方法之工程步骤。图79-图86是概略剖面图,用来表示本发明之实施形态23之半导体装置之制造方法之工程步骤。图87和图88是剖面图和斜视图,用来概略的表示本发明之实施形态24之半导体装置之构造。图89-图91是概略斜视图,用来表示本发明之实施形态24之半导体装置之制造方法之工程步骤。图92和图93是剖面图和斜视图,用来概略的表示本发明之实施形态25之半导体装置之构造。图94和图95是概略斜视图,用来表示本发明之实施形态26之半导体装置之构造。图96是剖面图,用来概略的表示本发明之实施形态27之半导体装置之构造。图97-图105是概略斜视图,用来表示本发明之实施形态27之半导体装置之制造方法之工程步骤。图106-图115是概略斜视图,用来表示本发明之实施形态28之半导体装置之制造方法。图116是剖面图,用来概略的表示本发明之实施形态29之半导体装置之构造。图117是剖面图,用来概略的表示本发明之实施形态30之半导体装置之构造。图118是剖面图,用来概略的表示本发明之实施形态31之半导体装置之构造。图119是剖面图,用来概略的表示本发明之实施形态32之半导体装置之构造。图120-图128是概略斜视图,用来表示本发明之实施形态34之半导体装置之制造方法之工程步骤。图129-图136是概略斜视图,用来表示本发明之实施形态36之半导体装置之制造方法之工程步骤。图137-图140是概略斜视图,用来表示本发明之实施形态37之半导体装置之制造方法。图141是剖面图,用来概略的表示本发明之实施形态38之半导体装置之构造。图142是剖面图,用来概略的表示本发明之实施形态39之半导体装置之构造。图143是剖面图,用来概略的表示本发明之实施形态40之半导体装置之构造。图144是斜视图,用来概略的表示本发明之实施形态41之半导体装置之构造。图145表示图144之构造中之pn重复构造之剖面。图146是斜视图,用来概略的表示设在图144之构造中之pn重复构造之间之沟之构造。图147表示图146之构造中之pn重复构造之剖面。图148是剖面图,用来概略的表示习知之半导体装置之第1构造。图149是剖面图,用来概略的表示习知之半导体装置之第2构造。图150是剖面图,用来概略的表示习知之半导体装置之第3构造。图151表示利用与图150之习知例相当之装置模拟使电场集中到重复终端部之方式。图152是剖面图,用来概略的表示先前例1所揭示之半导体装置之构造。图153表示先前例1之矢径之p型受子浓度分布。图154是剖面图,用来概略的表示先前例1所揭示之半导体装置之pn重复构造。图155是剖面图,用来表示先前例1所揭示之半导体装置之构造和电位线。图156是剖面图,用来概略的表示USP 5,438,215所揭示之半导体装置之构造。 |
