| 主权项 |
1.一种积体电路模组,包括:一晶片,具有至少一选择焊垫及复数个焊垫,藉由输入该选择焊垫之电压可以控制该些焊垫之操作状态;一第一层承载器,与该晶片接合,该第一层承载器与该晶片之该选择焊垫及该些焊垫电性连接;以及一第二层承载器,与该第一层承载器接合,并与该选择焊垫及至少部份之该些焊垫电性连接。2.如申请专利范围第1项所述之一种积体电路模组,其中该第一层承载器系为一承载基板。3.如申请专利范围第1项所述之一种积体电路模组,其中该晶片系以覆晶的方式藉由复数个凸块,使该第一层承载器与该晶片电性接合,该些凸块之一端与该晶片电性接合,而该些凸块之另一端与该第一层承载器电性接合。4.如申请专利范围第1项所述之一种积体电路模组,其中该第一层承载器系为一导线架。5.如申请专利范围第1项所述之一种积体电路模组,其中该晶片系以复数个导线与该第一层承载器电性连接,该些导线之一端与该晶片电性接合,而该些导线之另一端与该第一层承载器电性接合。6.如申请专利范围第1项所述之一种积体电路模组,其中该第二层承载器系为一印刷电路板。7.如申请专利范围第1项所述之一种积体电路模组,其中藉由施以一电源端电压VDD及一接地端电压VSS,二者择一,到该选择焊垫上,而可以选择性地作动该些焊垫。8.如申请专利范围第1项所述之一种积体电路模组,其中该晶片系为已知良好晶片。9.一种记忆体电路模组,包括:一晶片,具有至少一选择焊垫及复数个资料焊垫及复数个位址焊垫,藉由输入该选择焊垫之电压可以控制该些资料焊垫之操作状态;一承载基板,与该晶片接合,该承载基板与该晶片之该选择焊垫、该些资料焊垫及该些位址焊垫电性连接;以及一印刷电路板,与该承载基板接合,并与该选择焊垫、至少部份之该些资料焊垫及该些位址焊垫电性连接。10.如申请专利范围第9项所述之一种记忆体电路模组,其中该晶片系以覆晶的方式藉由复数个凸块,使该承载基板与该晶片电性接合,该些凸块之一端与该晶片电性接合,而该些凸块之另一端与该承载基板电性接合。11.如申请专利范围第9项所述之一种记忆体电路模组,其中该晶片系以复数个导线与该承载基板电性连接,该些导线之一端与该晶片电性接合,而该些导线之另一端与该承载基板电性接合。12.如申请专利范围第9项所述之一种记忆体电路模组,其中藉由施以一电源端电压VDD及一接地端电压VSS,二者择一,到该选择焊垫上,使得选择性地作动该些资料焊垫。13.如申请专利范围第9项所述之一种记忆体电路模组,其中该晶片系为已知良好晶片。14.一种积体电路模组,包括:一晶片,具有至少一选择焊垫、一选择电路及复数个焊垫,该选择电路分别与该选择焊垫及该些焊垫电性连接,藉由输入该选择焊垫之电压来控制该选择电路之开关,透过该选择电路之开关控制进而选择该些焊垫之操作状态;一第一层承载器,与该晶片接合,该第一层承载器与该晶片之该选择焊垫及该些焊垫电性连接;以及一第二层承载器,与该第一层承载器接合,并与该选择焊垫及至少部份之该些焊垫电性连接。15.如申请专利范围第14项所述之一种积体电路模组,其中该第一层承载器系为一承载基板。16.如申请专利范围第14项所述之一种积体电路模组,其中该晶片系以覆晶的方式藉由复数个凸块,使该第一层承载器与该晶片电性接合,该些凸块之一端与该晶片电性接合,而该些凸块之另一端与该第一层承载器电性接合。17.如申请专利范围第14项所述之一种积体电路模组,其中该第一层承载器系为一导线架。18.如申请专利范围第14项所述之一种积体电路模组,其中该晶片系以复数个导线与该第一层承载器电性连接,该些导线之一端与该晶片电性接合,而该些导线之另一端与该第一层承载器电性接合。19.如申请专利范围第14项所述之一种积体电路模组,其中该第二层承载器系为一印刷电路板。20.如申请专利范围第14项所述之一种积体电路模组,其中藉由施以一电源端电压VDD及一接地端电压VSS,二者择一,到该选择焊垫上,而可以选择性地作动该些焊垫。21.如申请专利范围第14项所述之一种积体电路模组,其中该晶片系为已知良好晶片。22.一种记忆体电路元件,包括:一晶片,具有至少一选择焊垫、一选择电路及复数个资料焊垫及复数个位址焊垫,该选择电路至少与该选择焊垫及该些资料焊垫电性连接,藉由输入该选择焊垫之电压来控制该选择电路之开关,透过该选择点路之开关控制进而选择该些资料焊垫之操作状态;一承载基板,具有一第一承载基板表面及对应之一第二承载基板表面,该晶片系接和在该第一承载基板表面上,并且该承载基板与该晶片之该选择焊垫、该些资料焊垫及该些位址焊垫电性连接;以及复数个焊球,配置在该第二承载基板表面上。23.如申请专利范围第22项所述之一种记忆体电路元件,其中该晶片系以覆晶的方式藉由复数个凸块,使该承载基板与该晶片电性接合,该些凸块之一端与该晶片电性接合,而该些凸块之另一端与该承载基板电性接合。24.如申请专利范围第22项所述之一种记忆体电路元件,其中该晶片系以复数个导线与该承载基板电性连接,该些导线之一端与该晶片电性接合,而该些导线之另一端与该承载基板电性接合。25.如申请专利范围第22项所述之一种记忆体电路元件,其中藉由施以一电源端电压VDD及一接地端电压VSS,二者择一,到该选择焊垫上,使得选择性地作动该些资料焊垫。26.如申请专利范围第22项所述之一种记忆体电路元件,其中该晶片系为已知良好晶片。27.如申请专利范围第22项所述之一种记忆体电路元件,还包括与一印刷电路板,透过该些焊球与该承载基板接合,并与该选择焊垫、至少部份之该些资料焊垫及该些位址焊垫电性连接。28.一种记忆体电路元件,包括:一晶片,具有至少一选择焊垫、一选择电路及复数个资料焊垫及复数个位址焊垫,该选择电路至少与该选择焊垫及该些资料焊垫电性连接,藉由输入该选择焊垫之电压来控制该选择电路之开关,透过该选择点路之开关控制进而选择该些资料焊垫之操作状态;以及一导线架,与该晶片接合,该导线架与该晶片之该选择焊垫、该些资料焊垫及该些位址焊垫电性连接。29.如申请专利范围第28项所述之一种记忆体电路元件,其中该晶片系以复数个导线,使该导线架与该晶片电性连接,该些导线之一端与该晶片电性接合,而该些导线之另一端与该导线架电性接合。30.如申请专利范围第28项所述之一种记忆体电路元件,其中藉由施以一电源端电压VDD及一接地端电压VSS,二者择一,到该选择焊垫上,使得选择性地作动该些资料焊垫。31.如申请专利范围第28项所述之一种记忆体电路元件,其中该晶片系为已知良好晶片。32.如申请专利范围第28项所述之一种记忆体电路元件,还包括与一印刷电路板透过该导线架接合,并与该选择焊垫、至少部份之该些资料焊垫及该些位址焊垫电性连接。33.一种记忆体电路元件,包括:一晶片,具有至少一选择焊垫、一选择电路及复数个资料焊垫及复数个位址焊垫,该选择电路至少与该选择焊垫及该些资料焊垫电性连接,藉由输入该选择焊垫之电压来控制该选择电路之开关,透过该选择点路之开关控制进而选择该些资料焊垫之操作状态;一承载基板,具有一第一承载基板表面及对应之一第二承载基板表面,该晶片系接和在该第一承载基板表面上,并且该承载基板与该晶片之该选择焊垫、该些资料焊垫及该些位址焊垫电性连接;以及复数个插梢,配置在该第二承载基板表面上。34.如申请专利范围第33项所述之一种记忆体电路元件,其中该晶片系以覆晶的方式藉由复数个凸块,使该承载基板与该晶片电性接合,该些凸块之一端与该晶片电性接合,而该些凸块之另一端与该承载基板电性接合。35.如申请专利范围第33项所述之一种记忆体电路元件,其中该晶片系以复数个导线与该承载基板电性连接,该些导线之一端与该晶片电性接合,而该些导线之另一端与该承载基板电性接合。36.如申请专利范围第33项所述之一种记忆体电路元件,其中藉由施以一电源端电压VDD及一接地端电压VSS,二者择一,到该选择焊垫上,使得选择性地作动该些资料焊垫。37.如申请专利范围第33项所述之一种记忆体电路元件,其中该晶片系为已知良好晶片。38.如申请专利范围第33项所述之一种记忆体电路元件,还包括与一印刷电路板,具有复数个插槽,配置在该印刷电路板的表面上,透过该些插梢与该些插槽的耦接,可以使该印刷电路板与该承载基板电性接和,使得该印刷电路板与该选择焊垫、至少部份之该些资料焊垫及该些位址焊垫电性连接。图式简单说明:第1图,其绘示依照本发明第一较佳实施例之晶片封装结构。第2图绘示当晶片操作跳至256K*16逻辑层次时印刷电路板的接点示意图。第3图绘示当晶片操作跳至512K*8逻辑层次时印刷电路板的接点示意图。第4图绘示依照本发明第二较佳实施例之晶片封装结构。第5A图绘示DRAM为乘1形式之晶片焊垫作动示意图。第5B图绘示DRAM为乘4形式之晶片焊垫作动示意图。第5C图绘示DRAM为乘8形式之晶片焊垫作动示意图。第5D图绘示DRAM为乘16形式之晶片焊垫作动示意图。第6图绘示依照本发明第三较佳实施例之晶片封装结构。第7图绘示依照本发明第四较佳实施例之晶片封装结构。第8图绘示依照本发明第五较佳实施例之晶片封装结构。 |
