| 主权项 |
1.一种半导体记忆胞配置,其具有动态记忆胞(10),-各记忆胞分别具有一个沟渠式电容(1)及一个垂直式选择电晶体(2),-沟渠式电容(1)具有一个方块形式之内电极(11),一个围绕此电极(11)之介电质中间层(13)及一个与此介电质中间层(13)相接触之外电极(12),-此垂直式选择电晶体(2)配置在沟渠式电容(1)上方,一种相对于沟渠式电容(1)之内电极而偏移地配置之层序列由第一电极(21)(其是与位元线(6)相连),活性之中间层(22)及第二电极(23)所构成,第二电极(23)是与沟渠式电容(1)之内电极(11)相连,-活性之中间层(22)完全由隔离层(24)及闸极电极层(25)所围绕,此闸极电极层(25)是与字元线(7)相连,-字元线(7)及位元线(6)相交,其特征为:动态记忆胞(10)配置成矩阵形式,动态记忆胞(10)之沟渠式电容(1)及所属之垂直式选择电晶体(2)分别以列形式及/或行形式而依序配置。2.如申请专利范围第1项之半导体记忆胞配置,其中活性之中间层(22)(其中可形成垂直式选择电晶体(2)之通道)配置在相邻沟渠式电容(1)之沟渠之间。3.如申请专利范围第1或第2项之半导体记忆胞配置,其中须形成动态记忆胞(10),使选择电晶体(2)配置成第一圆柱且沟渠式电容(1)配置成第二圆柱。4.如申请专利范围第1项之半导体记忆胞配置,其中须形成动态记忆胞(10)之沟渠式电容(1),以便在半导体基板(101)中在x方向中形成等间距之沟渠,且在y方向中形成等间距之沟渠,其以薄的介电质层(13)作为底衬且其中以方块形式之高掺杂之半导体层(11)填入而成为内电极且由隔离层(104)所覆盖,薄介电质层(13)在半导体基板中与一种埋入式高掺杂板(用作外电极)相接触。5.如申请专利范围第4项之半导体记忆胞配置,其中沟渠(其中形成动态记忆胞之沟渠式电容(1))之横切面是卵形,矩形或正方形。6.如申请专利范围第4或第5项之半导体记忆胞配置,其中该选择电晶体(2)是MISFET电晶体,其在电容内电极之上端之区域中具有高掺杂层形式之第二电极(23),其上配置一种轻掺杂层作为活性区(22)及第一电极(21)(高掺杂层),在MISFET电晶体之第二电极(23)及沟渠式电容之内电极(11)之间经由此种作为沟渠底衬用之介电质层(18)而形成一种导电性连接区(4)。7.如申请专利范围第6项之半导体记忆胞配置,其中在隔离层(104)(其覆盖沟渠式电容(1)之内电极(11))上在属于沟渠式电容之MISFET电晶体之圆柱及属于其后之沟渠式电容之MISFET电晶体之圆柱之间形成一种闸极电极层序列,其围绕MISFET电晶体之整个主动区(22)而延伸且包含一个闸极介电质层(24),闸极电极层(25)及一个导电层(7)(其用作字元线)。8.如申请专利范围第7项之半导体记忆胞配置,其中在各选择电晶体(2)(其属于相同之字元线(7)及各依序之位元线(6))之间形成一种支撑圆柱(108),其平行该圆柱(其具有该选择电晶体)而延伸,在该选择电晶体之圆柱和支撑圆柱之间设置闸极电极层序列。9.一种半导体记忆胞配置之制造方法,此种记忆胞配置具有动态记忆胞(10),各记忆胞(10)分别具有一种沟渠式电容(1)及垂直式选择电晶体(2),其特征为以下各步骤:-形成沟渠式电容(1),其配置成矩阵形式,动态记忆胞(10)之沟渠式电容(1)及所属之垂直式选择电晶体(2)以列之形式及/或行之形式依序配置;-形成方块形式之内电极(11),介电质中间层(13)及外电极,其中介电质中间层(13)形成在沟渠式电容(1)之沟渠中且内电极随后配置在沟渠式电容(1)之沟渠中,-形成一种垂直式选择电晶体(2),其在沟渠式电容(1)之上方,具有一种相对于沟渠式电容(1)之内电极(11)成偏移而配置之层序列,其由第一上电极(21),活性之中间层(22)及第二上电极(23)所构成,其中此下电极(23)是与此沟渠式电容(1)之内电极(11)相连,上电极(21)是与位元线(6)相连;-在活性之中间层(22)周围形成一种隔离层(24)作为闸极氧化物,此中间层(22)完全由隔离层(24)所围绕;-在隔离层(24)上沈积一种闸极电极层(25),其中此中间层(22)完全被围绕且此字元线(7)由相邻之选择电晶体(2)之闸极电极层(25)所形成;-形成位元线(6),其与字元线(7)相交。10.如申请专利范围第9项之制造方法,其中包括以下各步骤:-提供一种半导体基板;-在半导体基板中产生沟渠;-在沟渠中形成沟渠式电容(1);-藉助于间隔层技术来形成此垂直式选择电晶体(2)所需之圆柱及其至所属沟渠式电容之连接区;-产生各选择电晶体(2)之垂直式层序列,其由第二电极(23),主动区(22)及第一电极(21)所构成;-施加一种导电层且进行回蚀刻,使闸极电极层(25)以间隔层形式围绕此选择电晶体(2)之整个主动区(22)而形成,相邻之选择电晶体(2)之闸极电极层(25)互相接触且形成一条字元线;-产生此种至选择电晶体(2)之源极电极(21)之接触区;-形成位元线(6)。11.如申请专利范围第10项之制造方法,其中在半导体基板中产生沟渠之前在基板上藉由磊晶生长而生长该选择电晶体(2)所需之垂直式层序列之第二下电极(23),其中形成第二下电极(23)用之高n-掺杂之层且过(over)生长一种用于该活性之中间层(22)之轻微掺杂之层。12.如申请专利范围第10项之制造方法,其中在半导体基板中产生沟渠之前藉由植入而形成各选择电晶体(2)所需之垂直式层序列之第二下电极(23),其中在基板中以埋入层之形式形成n-掺杂物质。13.如申请专利范围第10项之制造方法,其中在半导体基板中产生沟渠之后,藉由掺杂物质由沟渠式电容(1)之内电极(11)向外扩散而形成该选择电晶体(2)之垂直式层序列之第二下电极(23)。14.如申请专利范围第10项之制造方法,其中须藉助于微影术来界定各沟渠,使各沟渠在半导体基板中在x-方向成为等距且在y-方向中方等距,其中各沟渠之横切面是卵形,矩形或正方形。15.如申请专利范围第10至14项中任一项之制造方法,其中具有各垂直式选择电晶体(2)之区域之界定以及具有至所需沟渠式电容(1)之连接区之界定包含以下之步骤:-在沟渠式电容(1)上方之沟渠中产生一种间隔层结构;-对此间隔层结构进行单侧掺杂;-藉助于微影术使间隔层结构隔开;-在不同掺杂之间隔层区域之基底上选择性地对此间隔层结构进行蚀刻。16.如申请专利范围第15项之制造方法,其中藉助于硬遮罩微影术过程使间隔层相隔开。17.如申请专利范围第10至14项中任一项之制造方法,其中藉由掺杂物质由内电极(11)向外扩散而在选择电晶体(2)之第二电极(23)中形成一种扩散区(D)。18.如申请专利范围第10至14项中任一项之制造方法,其中为形成闸极层序列须进行以下之步骤:-在沟渠中在沟渠式电容(1)上产生一种隔离层;-形成一层闸极介电质层(24),一种闸极电极层(25)及一种导电层(其用作字元线(7)),在字元线(7)周围环绕此种具有该选择电晶体(2)之主动区之圆柱;-对此闸极电极层(25)及导电层进行异向性蚀刻以形成间隔层;-沈积一种隔离层。19.如申请专利范围第10至13项中任一项之制造方法,其中在各选择电晶体(2)(其属于各依序之位元线(6),但亦属于相同之字元线(7))之间藉助于隔离层技术而形成各支撑圆柱。20.如申请专利范围第19项之制造方法,其中在该支撑圆柱及该选择电晶体之主动区所在之圆柱之间垂直地形成一种闸极电极层序列。图式简单说明:第1A图 沿着AA线经由记忆电容用之沟渠之横切面。第1B图 沟渠中记忆电容之俯视图。第2A图 对各选择电晶体进行结构化之后记忆胞配置沿着AA线之横切面。第2B图 对各选择电晶体进行结构化之后之俯视图。第3A图 沿着仍保留之氧化物-轨S8之矽晶圆之横切面。第3B图 氧化物被结构化之后半导体结构之俯视图。第4A图 对ONO层回蚀刻之后沿着AA线之矽晶圆之横切面。第4B图 对ONO层回蚀刻之后矽晶圆之俯视图。第5A图 沟渠中接触位置外部之不定形矽完全去除之后矽晶圆沿着AA线之横切面。第5B图 沟渠中接触位置外部之不定形矽完全去除之后矽晶圆之俯视图。第6A图 以O2使SiO2层又回蚀刻10nm之后矽晶圆沿着AA线之横切面。第6B图 以O2使SiO2层又回蚀刻10nm之后矽晶圆之俯视图。第7A图 选择电晶体界定之后矽晶圆沿着AA线之横切面。第7B图 选择电晶体界定之后矽晶圆之俯视图。第7C图 选择电晶体界定之后矽晶圆沿着CC线之横切面。第8A图 沟渠式电容之间裸露之矽层蚀刻至600nm深度之后矽晶圆沿着AA线之横切面。第8B图 沟渠式电容之间裸露之矽层蚀刻至600nm深度之后矽晶圆之俯视图。第8C图 沟渠式电容之间裸露之矽层蚀刻至600nm深度之后矽晶圆沿着CC线之横切面。第9A图 支撑结构产生之后矽晶圆沿着AA线之横切面。第9B图 支撑结构产生之后矽晶圆之俯视图。第9C图 支撑结构产生之后矽晶圆沿着CC线之横切面。第10A图 记忆电容被隔离之后矽晶圆沿着AA线之横切面。第10B图 记忆电容被隔离之后矽晶圆之俯视图。第10C图 记忆电容被隔离之后矽晶圆沿着CC线之横切面。第11A图 氧化物回蚀刻之后矽晶圆中形成一种结构时沿着AA线之横切面。第11B图 氧化物回蚀刻之后矽晶圆中形成一种结构时之俯视图。第11C图 氧化物回蚀刻之后矽晶圆中形成一种结构时之沿着CC线之横切面。第12A图 形成位元线之后该DRAM记忆胞沿着AA线之横切面。第12B图 形成位元线之后该DRAM记忆胞之俯视图。第12C图 形成位元线之后该DRAM记忆胞沿着CC线之横切面。第13图 本发明半导体记忆胞配置之第二实施例,其中部份图B是俯视图,部份图A是沿着AA线之横切面,部份图C是沿着CC线之横切面。第14图 在产生沟渠式电容之后第三实施例之俯视图。第15围 在产生沟渠式电容之后第四实施例之俯视图。第16图 动态写入/读出记忆体之电路图。 |
