| 主权项 |
1.一种晶片结构,包括:一基底,包括复数个电子元件,配置在该基底之表层;一第一积层,位在该基底上,该第一积层包括一介电结构体及一第一线路结构体,该第一线路结构体系交错于该第一积层之该介电结构体中,而该第一线路结构体与该些电子元件电性连接,该第一线路结构体包括至少一第一焊垫及至少一第二焊垫,位在该第一积层的表层,其中该第一焊垫系暴露于外;以及一第二积层,配置在该第一积层上,该第二积层至少包括一第二线路结构体,而透过该第二焊垫,该第二线路结构体与该第一线路结构体电性连接。2.如申请专利范围第1项所述之晶片结构,其中该第二积层还具有一介电结构体,而该第二线路结构体系交错于该第二积层之该介电结构体中。3.如申请专利范围第2项所述之晶片结构,其中该第二积层之该介电结构体系为有机化合物。4.如申请专利范围第2项所述之晶片结构,其中该第二积层之该介电结构体系为高分子聚合物。5.如申请专利范围第2项所述之晶片结构,其中该第二积层之该介电结构体之材质系选自于由聚醯亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质及弹性体所组成之族群中的一种材质。6.如申请专利范围第1项所述之晶片结构,其中该些电子元件之至少一个系为静电放电保护电路,并且该静电放电保护电路与该第一线路结构体电性连接。7.如申请专利范围第1项所述之晶片结构,其中该些电子元件之至少一个系为过渡元件,并且该过渡元件与该第一线路结构体电性连接,而讯号的传输可以从该过渡元件,经由该第一线路结构体,到达该第二线路结构体,再经由该第二线路结构体,到达该第一线路结构体,而传输至其他的该些电子元件。8.如申请专利范围第7项所述之晶片结构,其中该过渡元件系选自于由驱动器、接收器及输出入电路所组成的族群中之一种元件。9.如申请专利范围第1项所述之晶片结构,其中该第一线路结构体还包括至少一焊垫间线路,连接该第一焊垫及该第二焊垫。10.如申请专利范围第9项所述之晶片结构,其中该焊垫间线路的长度系小于5,000微米。11.如申请专利范围第1项所述之晶片结构,其中该第二线路结构体之路径厚度系大于该第一线路结构体之路径厚度。12.如申请专利范围第1项所述之晶片结构,其中该第二线路结构体之路径厚度系界于1微米到20微米之间。13.如申请专利范围第1项所述之晶片结构,其中该第二线路结构体之路径宽度系大于该第一线路结构体之路径宽度。14.如申请专利范围第1项所述之晶片结构,其中该第二线路结构体之路径宽度系界于1微米到1公厘之间。15.如申请专利范围第1项所述之晶片结构,其中该第二线路结构体之路径截面积系界于1平方微米到0.02平方公厘之间。16.一种晶片结构,包括:一基底,包括复数个电子元件,配置在该基底之表层;一第一积层,位在该基底上,该第一积层包括一介电结构体及一线路结构体,该线路结构体系交错于该第一积层之该介电结构体中,而该线路结构体与该些电子元件电性连接;一保护层,配置在该第一积层上,该保护层具有至少一保护层开口,以暴露出该线路结构体;以及一第二积层,配置在该保护层上,该第二积层至少包括一电源滙流排,透过该保护层开口,该电源滙流排与该线路结构体电性连接。17.如申请专利范围第16项所述之晶片结构,其中该电源滙流排之路径厚度系界于1微米到20微米之间。18.如申请专利范围第16项所述之晶片结构,其中该电源滙流排之路径宽度系界于1微米到1公厘之间。19.如申请专利范围第16项所述之晶片结构,其中该电源滙流排之路径截面积系界于1平方微米到0.02平方公厘之间。20.如申请专利范围第16项所述之晶片结构,其中该保护层的材质系为无机化合物。21.如申请专利范围第16项所述之晶片结构,其中该保护层的结构系选自于由氮矽化合物层、氧矽化合物层、磷矽玻璃层、该等之部份组合的复合层及该等之全部组合所组成的复合层所组成的族群中之一种结构。22.如申请专利范围第16项所述之晶片结构,其中该第二积层还具有一介电结构体,而该电源滙流排系交错于该第二积层之该介电结构体中。23.如申请专利范围第22项所述之晶片结构,其中该第二积层之该介电结构体系为有机化合物。24.如申请专利范围第22项所述之晶片结构,其中该第二积层之该介电结构体系为高分子聚合物。25.如申请专利范围第22项所述之晶片结构,其中该第二积层之该介电结构体之材质系选自于由聚醯亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质及弹性体所组成之族群中的一种材质。26.如申请专利范围第22项所述之晶片结构,其中该第二积层之该介电结构体系由至少一介电层所构成,该介电层之厚度系介于1微米到50微米之间。27.如申请专利范围第22项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该电源滙流排之部份金属还填入到该插塞开口中及该保护层开口中,与该线路结构体电性连接,并且该插塞开口的截面积系大于该保护层开口的截面积。28.如申请专利范围第22项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该电源滙流排之部份金属还填入到该插塞开口中及该保护层开口中,与该线路结构体电性连接,而该插塞开口之截面积系界于1平方微米到10,000平方微米之间。29.如申请专利范围第16项所述之晶片结构,其中该保护层开口的最大宽度系介于0.5微米到200微米之间。30.如申请专利范围第16项所述之晶片结构,其中该电源滙流排系为平面的样式。31.如申请专利范围第16项所述之晶片结构,其中该些电子元件之至少一个系为静电放电保护电路,并且该静电放电保护电路与该线路结构体电性连接。32.如申请专利范围第16项所述之晶片结构,其中该第一线路结构体包括至少一第一焊垫及至少一第二焊垫,该第一焊垫及该第二焊垫暴露出该第一积层,该第二焊垫与该电源滙流排电性连接,该第一焊垫系暴露于外。33.如申请专利范围第32项所述之晶片结构,其中该第一线路结构体还包括至少一焊垫间线路,连接该第一焊垫及该第二焊垫。34.如申请专利范围第33项所述之晶片结构,其中该焊垫间线路的长度系小于5,000微米。35.一种晶片结构,包括:一基底,包括复数个电子元件,配置在该基底之表层;一第一积层,位在该基底上,该第一积层包括一介电结构体及一线路结构体,该线路结构体系交错于该第一积层之该介电结构体中,而该线路结构体与该些电子元件电性连接;一保护层,配置在该第一积层上,该保护层具有至少一保护层开口,以暴露出该线路结构体;以及一第二积层,配置在该保护层上,该第二积层至少包括一接地滙流排,透过该保护层开口,该接地滙流排与该线路结构体电性连接。36.如申请专利范围第35项所述之晶片结构,其中该接地滙流排之路径厚度系界于1微米到20微米之间。37.如申请专利范围第35项所述之晶片结构,其中该接地滙流排之路径宽度系界于1微米到1公厘之间。38.如申请专利范围第35项所述之晶片结构,其中该接地滙流排之路径截面积系界于1平方微米到0.02平方公厘之间。39.如申请专利范围第35项所述之晶片结构,其中该保护层的材质系为无机化合物。40.如申请专利范围第35项所述之晶片结构,其中该保护层的结构系选自于由氮矽化合物层、氧矽化合物层、磷矽玻璃层、该等之部份组合的复合层及该等之全部组合所组成的复合层所组成的族群中之一种结构。41.如申请专利范围第35项所述之晶片结构,其中该第二积层还具有一介电结构体,而该接地滙流排系交错于该第二积层之该介电结构体中。42.如申请专利范围第41项所述之晶片结构,其中该第二积层之该介电结构体系为有机化合物。43.如申请专利范围第41项所述之晶片结构,其中该第二积层之该介电结构体系为高分子聚合物。44.如申请专利范围第41项所述之晶片结构,其中该第二积层之该介电结构体之材质系选自于由聚醯亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质及弹性体所组成之族群中的一种材质。45.如申请专利范围第41项所述之晶片结构,其中该第二积层之该介电结构体系由至少一介电层所构成,该介电层之厚度系介于1微米到50微米之间。46.如申请专利范围第41项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该接地滙流排之部份金属还填入到该插塞开口中及该保护层开口中,与该线路结构体电性连接,并且该插塞开口的截面积系大于该保护层开口的截面积。47.如申请专利范围第41项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该电源滙流排之部份金属还填入到该插塞开口中及该保护层开口中,与该线路结构体电性连接,而该插塞开口之截面积系界于1平方微米到10,000平方微米之间。48.如申请专利范围第35项所述之晶片结构,其中该保护层开口的最大宽度系介于0.5微米到200微米之间。49.如申请专利范围第35项所述之晶片结构,其中该接地滙流排系为平面的样式。50.如申请专利范围第35项所述之晶片结构,其中该些电子元件之至少一个系为静电放电保护电路,并且该静电放电保护电路与该线路结构体电性连接。51.如申请专利范围第35项所述之晶片结构,其中该第一线路结构体包括至少一第一焊垫及至少一第二焊垫,该第一焊垫及该第二焊垫暴露出该第一积层,该第二焊垫与该接地滙流排电性连接,该第一焊垫系暴露于外。52.如申请专利范围第51项所述之晶片结构,其中该第一线路结构体还包括至少一焊垫间线路,连接该第一焊垫及该第二焊垫。53.如申请专利范围第52项所述之晶片结构,其中该焊垫间线路的长度系小于5,000微米。54.一种晶片结构,包括:一基底,包括复数个电子元件,配置在该基底之表层;一第一积层,位在该基底上,该第一积层包括一介电结构体及一第一线路结构体,该第一线路结构体系交错于该第一积层之该介电结构体中,而该第一线路结构体与该些电子元件电性连接;一保护层,配置在该第一积层上,该保护层具有至少一保护层开口,以暴露出该第一线路结构体;以及一第二积层,配置在该保护层上,该第二积层至少包括一第二线路结构体,透过该保护层开口,该第二线路结构体与该第一线路结构体电性连接,而讯号的传输可以从该些电子元件之一,经由该第一线路结构体,穿过该保护层,到达该第二线路结构体,再经由该第二线路结构体,穿过该保护层,到达该第一线路结构体,而传输至其他的该些电子元件。55.如申请专利范围第54项所述之晶片结构,其中该保护层的材质系为无机化合物。56.如申请专利范围第54项所述之晶片结构,其中该保护层的结构系选自于由氮矽化合物层、氧矽化合物层、磷矽玻璃层、该等之部份组合的复合层及该等之全部组合所组成的复合层所组成的族群中之一种结构。57.如申请专利范围第54项所述之晶片结构,其中该第二积层还具有一介电结构体,而该第二线路结构体系交错于该第二积层之该介电结构体中。58.如申请专利范围第57项所述之晶片结构,其中该第二积层之该介电结构体系为有机化合物。59.如申请专利范围第57项所述之晶片结构,其中该第二积层之该介电结构体系为高分子聚合物。60.如申请专利范围第57项所述之晶片结构,其中该第二积层之该介电结构体之材质系选自于由聚酝亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质及弹性体所组成之族群中的一种材质。61.如申请专利范围第57项所述之晶片结构,其中该第二积层之该介电结构体系由至少一介电层所构成,该介电层之厚度系介于1微米到50微米之间。62.如申请专利范围第57项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该第二线路结构体之部份金属还填入到该插塞开口中及该保护层开口中,与该第一线路结构体电性连接,并且该插塞开口的截面积系大于该保护层开口的截面积。63.如申请专利范围第57项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该第二线路结构体之部份金属还填入到该插塞开口中及该保护层开口中,与该第一线路结构体电性连接,并且该插塞开口之截面积系界于1平方微米到10,000平方微米之间。64.如申请专利范围第54项所述之晶片结构,其中该保护层开口的最大宽度系介于0.5微米到200微米之间。65.如申请专利范围第54项所述之晶片结构,其中该些电子元件之至少一个系为过渡元件,并且该过渡元件与该第一线路结构体电性连接,而讯号的传输可以从该过渡元件,经由该第一线路结构体,到达该第二线路结构体,再经由该第二线路结构体,到达该第一线路结构体,而传输至其他的该些电子元件。66.如申请专利范围第65项所述之晶片结构,其中该过渡元件系选自于由驱动器、接收器及输出入电路所组成的族群中之一种元件。67.如申请专利范围第54项所述之晶片结构,其中该第一线路结构体包括至少一第一焊垫及至少一第二焊垫,该第一焊垫及该第二焊垫暴露出该第一积层,该第二焊垫与该第二线路结构体电性连接,该第一焊垫系暴露于外。68.如申请专利范围第67项所述之晶片结构,其中该第一线路结构体还包括至少一焊垫间线路,连接该第一焊垫及该第二焊垫。69.如申请专利范围第68项所述之晶片结构,其中该焊垫间线路的长度系小于5,000微米。70.如申请专利范围第54项所述之晶片结构,其中该第二线路结构体之路径厚度系界于l微米到20微米之间。71.如申请专利范围第54项所述之晶片结构,其中该第二线路结构体之路径宽度系界于1微米到1公厘之间。72.如申请专利范围第54项所述之晶片结构,其中该第二线路结构体之路径截面积系界于1平方微米到0.02平方公厘之间。73.一种晶片,该晶片包括一线路结构体及一保护层,该线路结构体系位在该晶片内,该保护层系位在该晶片的表层,并且该保护层具有至少一保护层开口,以暴露出该线路结构体,而该保护层开口的最大宽度系介于0.5微米到20微米之间。74.一种晶片结构,包括:一晶片,该晶片包括一第一线路结构体及一保护层,该第一线路结构体系位在该晶片内,该保护层系位在该晶片的表层,并且该保护层具有至少一保护层开口,以暴露出该线路结构体,而该保护层开口的最大宽度系介于0.5微米到20微米之间;一积层,配置在该晶片之该保护层上,并且该积层至少具有一第二线路结构体,而透过该保护层开口,该第二线路结构体与该第一线路结构体电性连接。75.如申请专利范围第74项所述之晶片结构,其中该第二线路结构体之路径厚度系界于1微米到20微米之间。76.如申请专利范围第74项所述之晶片结构,其中该第二线路结构体之路径宽度系界于1微米到1公厘之间。77.如申请专利范围第74项所述之晶片结构,其中该第二线路结构体之路径截面积系界于1平方微米到0.02平方公厘之间。78.如申请专利范围第74项所述之晶片结构,其中该保护层的材质系为无机化合物。79.如申请专利范围第74项所述之晶片结构,其中该保护层的结构系选自于由氮矽化合物层、氧矽化合物层、磷矽玻璃层、该等之部份组合的复合层及该等之全部组合所组成的复合层所组成的族群中之一种结构。80.如申请专利范围第74项所述之晶片结构,其中该积层还具有一介电结构体,而该第二线路结构体系交错于该积层之该介电结构体中。81.如申请专利范围第80项所述之晶片结构,其中该积层之该介电结构体系为有机化合物。82.如申请专利范围第80项所述之晶片结构,其中该积层之该介电结构体系为高分子聚合物。83.如申请专利范围第80项所述之晶片结构,其中该积层之该介电结构体之材质系选自于由聚醯亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质及弹性体所组成之族群中的一种材质。84.如申请专利范围第80项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该第二线路结构体之部份金属还填入到该插塞开口中及该保护层开口中,与该第一线路结构体电性连接,并且该插塞开口的截面积系大于该保护层开口的截面积。85.如申请专利范围第80项所述之晶片结构,其中该第二积层之该介电结构体包括至少一插塞开口,与该保护层开口连通,而该第二线路结构体之部份金属还填入到该插塞开口中及该保护层开口中,与该第一线路结构体电性连接,并且该插塞开口之截面积系界于1平方微米到10,000平方微米之间。86.如申请专利范围第74项所述之晶片结构,其中该积层之该介电结构体系由至少一介电层所构成,该介电层之厚度系介于1微米到50微米之间。87.一种晶片结构制程,包括:步骤一:提供一晶圆,该晶圆至少包括一保护层,位在该晶圆的表层;步骤二:形成一介电层到该晶圆之该保护层上,该介电层具有至少一开口,该开口贯通该介电层;步骤三:形成一导电金属到该介电层上及该介电层之该开口中;以及步骤四:去除位在该开口外之该导电金属。88.如申请专利范围第87项所述之晶片结构制程,其中在形成该导电金属到该介电层上之前,还形成一黏着层到该介电层上,而该导电金属系形成在该黏着层上。89.如申请专利范围第87项所述之晶片结构制程,在进行步骤二时,其系利用一光罩,该光罩包括至少一第一区域及至少一第二区域,而通过该第一区域的光线之能量大于通过该第二区域的光线之能量,并且至少透过曝光、显影之步骤,而使该开口定义出至少一插塞开口及至少一金属层开口,该插塞开口系贯穿该介电层,而该金属层开口并未贯穿该介电层,并且该插塞开口与该金属层开口连通,其中在进行曝光时,该第一区域系对准该插塞开口的区域,该第二区域系对准该金属层开口的区域。90.如申请专利范围第89项所述之晶片结构制程,其中该第一区域系为贯孔的形式。91.如申请专利范围第89项所述之晶片结构制程,其中该第二区域系为半透光膜的形式。92.如申请专利范围第87项所述之晶片结构制程,其中该晶圆还包括一线路结构体,配置在该晶圆的内部,而该保护层还具有至少一保护层开口,以暴露出该线路结构体,并且在进行步骤二时,该介电层之该开口会暴露出该保护层开口及暴露于该保护层开口外的该线路结构体。93.如申请专利范围第87项所述之晶片结构制程,其中在去除位在该开口外之该导电金属之后,还包括形成一另一介电层到该保护层上,该另一介电层包覆该导电金属。94.如申请专利范围第93项所述之晶片结构制程,其中在形成该另一介电层到该保护层上之后,还形成至少一接点开口于该另一介电层上,以暴露出该导电金属。95.如申请专利范围第87项所述之晶片结构制程,还要重复步骤二到步骤四的制程至少一次。96.如申请专利范围第95项所述之晶片结构制程,其中每次在进行步骤二时,该介电层之该开口会暴露出已形成在该保护层上的该导电金属。97.如申请专利范围第95项所述之晶片结构制程,其中在重复步骤二到步骤四的制程之后,还包括形成一另一介电层到该保护层上,该另一介电层包覆最顶层之该导电金属。98.如申请专利范围第97项所述之晶片结构制程,其中在形成该另一介电层到该保护层上之后,还形成至少一接点开口于该另一介电层上,以暴露出该导电金属。99.一种晶片结构制程,包括:步骤一:提供一晶圆,该晶圆至少包括一保护层,位在该晶圆的表层;步骤二:形成一层第一介电材质到该晶圆之该保护层上,该第一介电材质具有至少一插塞开口,该插塞开口贯通该第一介电材质;步骤三:形成一第一黏着层到该第一介电材质上及该第一介电材质之该插塞开口中;步骤四:形成一第一导电金属到该第一黏着层上;步骤五:去除位在该插塞开口外之该第一黏着层及该第一导电金属;步骤六:形成一第二介电材质到该第一介电材质上,该第二介电材质具有至少一金属层开口,该金属层开口贯通该第二介电材质,以暴露出位在该插塞开口中的该第一导电金属;步骤七:形成一第二黏着层到该第二介电材质上及该金属层开口中;步骤八:形成一第二导电金属到该第二黏着层上;以及步骤九:去除位在该金属层开口外之该第二黏着层及该第二导电金属。100.如申请专利范围第99项所述之晶片结构制程,其中在去除位在该金属层开口外之该第二黏着层及该第二导电金属之后,还包括形成一第三介电材质到该保护层上,该第三介电材质包覆该第二导电金属。101.如申请专利范围第100项所述之晶片结构制程,其中在形成该第三介电材质到该保护层上之后,还形成至少一接点开口于该第三介电材质上,以暴露出该第二导电金属。102.如申请专利范围第99项所述之晶片结构制程,其中该晶圆还包括一线路结构体,配置在该晶圆的内部,而该保护层还具有至少一保护层开口,以暴露出该线路结构体,并且在进行步骤二时,该插塞开口会暴露出该保护层开口及暴露于该保护层开口外的该线路结构体。103.如申请专利范围第99项所述之晶片结构制程,还要重复步骤二到步骤九的制程至少一次。104.如申请专利范围第103项所述之晶片结构制程,其中每次在进行步骤二时,该插塞开口会暴露出已形成在该保护层上的该导电金属。105.如申请专利范围第103项所述之晶片结构制程,其中在重复步骤二到步骤九的制程至少一次以后,还形成一第三介电材质到该保护层上,该第三介电材质包覆该第二导电金属。106.如申请专利范围第105项所述之晶片结构制程,其中在形成该第三介电材质到该保护层上之后,还形成至少一接点开口于该第三介电材质上,以暴露出该第二导电金属。107.一种晶片结构制程,包括:步骤一:提供一晶圆,该晶圆至少包括一保护层,位在该晶圆的表层;步骤二:形成一层第一介电材质到该晶圆之该保护层上,该第一介电材质具有至少一插塞开口,该插塞开口贯通该第一介电材质;步骤三:形成一第二介电材质到该第一介电材质上及该插塞开口中;步骤四:去除位在该插塞开口内的该第二介电材质及位在该第一介电材质上的部份该第二介电材质,而位在该插塞开口外的该第二介电材质之去除掉的区域会形成至少一导电层开口,该导电层开口与该插塞开口连通;步骤五:形成一黏着层到该第二介电材质上、该插塞开口中及该导电层开口中;步骤六:形成一导电金属到该黏着层上;以及步骤七:去除位在该金属层开口外之该黏着层及该导电金属。108.如申请专利范围第107项所述之晶片结构制程,其中在去除位在该金属层开口外之该黏着层及该导电金属之后,还包括形成一第三介电材质到该保护层上,该第三介电材质包覆该导电金属。109.如申请专利范围第108项所述之晶片结构制程,其中在形成该第三介电材质到该保护层上之后,还形成至少一接点开口于该第三介电材质上,以暴露出该导电金属。110.如申请专利范围第107项所述之晶片结构制程,其中该晶圆还包括一线路结构体,配置在该晶圆的内部,而该保护层还具有至少一保护层开口,以暴露出该线路结构体,并且在进行步骤二时,该插塞开口会暴露出该保护层开口及暴露于该保护层开口外的该线路结构体。111.如申请专利范围第107项所述之晶片结构制程,还要重复步骤二到步骤七的制程至少一次。112.如申请专利范围第111项所述之晶片结构制程,其中每次在进行步骤二时,该插塞开口会暴露出已形成在该保护层上的该导电金属。113.如申请专利范围第111项所述之晶片结构制程,其中在重复步骤二到步骤七的制程至少一次以后,还形成一第三介电材质到该保护层上,该第三介电材质包覆该导电金属。114.如申请专利范围第113项所述之晶片结构制程,其中在形成该第三介电材质到该保护层上之后,还形成至少一接点开口于该第三介电材质上,以暴露出该导电金属。115.如申请专利范围第107项所述之晶片结构制程,其中该第一介电材质系为非感光性材质,而该第二介电材质系为感光材质,此时在进行步骤四时,系以微影制程去除该第二介电材质。116.如申请专利范围第107项所述之晶片结构制程,其中在进行步骤四时,若以微影蚀刻的方式去除该第二介电材质,则该第二介电材质的蚀刻液要几乎不蚀刻该第一介电材质。117.一种具图案化之介电材质的形成制程,藉由该介电材质的形成会架构出一积层之一介电结构体,而该具图案化之介电材质的形成制程包括:提供一感光性介电材质;以及进行一微影制程,其系先利用一光罩,该光罩包括至少一第一区域及至少一第二区域,而通过该第一区域的光线之能量大于通过该第二区域的光线之能量,并且至少透过曝光、显影之步骤,而使该开口定义出至少一第一开口及至少一第二开口,该第一开口系贯穿该介电材质,而该第二开口并未贯穿该介电材质,其中在进行曝光时,该第一区域系对准该插塞开口的区域,该第二区域系对准该金属层开口的区域118.如申请专利范围第117项所述之具图案化之介电材质的形成制程,其中该第一区域系为贯孔的形式。119.如申请专利范围第117项所述之晶片结构制程,其中该第二区域系为半透光膜的形式。120.一种具图案化之介电材质的形成制程,藉由该介电材质的形成会架构出一积层之一介电结构体,而该具图案化之介电材质的形成制程包括:提供一第一介电材质,该第一介电材质具有至少一第一开口,该第一开口贯通该第一介电材质;形成一第二介电材质到该第一介电材质上及该第一开口中;以及去除位在该插塞开口内的该第二介电材质及位在该第一介电材质上的部份该第二介电材质。121.如申请专利范围第120项所述之具图案化之介电材质的形成制程,其中该第一介电材质系为非感光性材质,而该第二介电材质系为感光材质,此时系以微影制程去除位在该插塞开口内的该第二介电材质及位在该第一介电材质上的部份该第二介电材质。122.如申请专利范围第120项所述之具图案化之介电材质的形成制程,其中在去除位在该插塞开口内的该第二介电材质时及位在该第一介电材质上的部份该第二介电材质时,若以微影蚀刻的方式去除该第二介电材质,则该第二介电材质的蚀刻液要几乎不蚀刻该第一介电材质。123.一种晶片结构,包括:一基底,包括复数个电子元件,配置在该基底之表层;一第一积层,位在该基底上,该第一积层包括一介电结构体及一第一线路结构体,该第一线路结构体系交错于该第一积层之该介电结构体中,而该第一线路结构体与该些电子元件电性连接,该第一线路结构体包括至少一第一焊垫及至少一第二焊垫,位在该第一积层的表层,其中该第一焊垫系暴露于外;一保护层,配置在该第一积层上,该保护层具有至少一保护层开口,以暴露出该第一焊垫及该第二焊垫;以及一第二积层,配置在该保护层上,该第二积层至少包括一第二线路结构体,而透过暴露于该保护层开口外的该第二焊垫,使得该第二线路结构体与该第一线路结构体电性连接。124.如申请专利范围第123项所述之晶片结构,其中该第二积层还具有一介电结构体,而该第二线路结构体系交错于该第二积层之该介电结构体中。125.如申请专利范围第l24项所述之晶片结构,其中该第二积层之该介电结构体系为有机化合物。126.如申请专利范围第124项所述之晶片结构,其中该第二积层之该介电结构体系为高分子聚合物。127.如申请专利范围第124项所述之晶片结构,其中该第二积层之该介电结构体之材质系选自于由聚醯亚胺、苯基环丁烯、聚亚芳香基醚、多孔性介电材质及弹性体所组成之族群中的一种材质。128.如申请专利范围第123项所述之晶片结构,其中该些电子元件之至少一个系为静电放电保护电路,并且该静电放电保护电路与该第一线路结构体电性连接。129.如申请专利范围第123项所述之晶片结构,其中该些电子元件之至少一个系为过渡元件,并且该过渡元件与该第一线路结构体电性连接,而讯号的传输可以从该过渡元件,经由该第一线路结构体,到达该第二线路结构体,再经由该第二线路结构体,到达该第一线路结构体,而传输至其他的该些电子元件。130.如申请专利范围第129项所述之晶片结构,其中该过渡元件系选自于由驱动器、接收器及输出入电路所组成的族群中之一种元件。131.如申请专利范围第123项所述之晶片结构,其中该第一线路结构体还包括至少一焊垫间线路,连接该第一焊垫及该第二焊垫。132.如申请专利范围第131项所述之晶片结构,其中该焊垫间线路的长度系小于5,000微米。133.如申请专利范围第123项所述之晶片结构,其中该第二线路结构体之路径厚度系大于该第一线路结构体之路径厚度。134.如申请专利范围第123项所述之晶片结构,其中该第二线路结构体之路径厚度系界于1微米到20微米之间。135.如申请专利范围第123项所述之晶片结构,其中该第二线路结构体之路径宽度系大于该第一线路结构体之路径宽度。136.如申请专利范围第123项所述之晶片结构,其中该第二线路结构体之路径宽度系界于1微米到1公厘之间。137.如申请专利范围第123项所述之晶片结构,其中该第二线路结构体之路径截面积系界于1平方微米到0.02平方公厘之间。138.如申请专利范围第123项所述之晶片结构,其中该保护层的材质系为无机化合物。139.如申请专利范围第123项所述之晶片结构,其中该保护层的结构系选自于由氮矽化合物层、氧矽化合物层、磷矽玻璃层、该等之部份组合的复合层及该等之全部组合所组成的复合层所组成的族群中之一种结构。图式简单说明:第1图绘示习知半导体具有内连线的晶片结构剖面示意图。第2图绘示依照本发明第一较佳实施例之晶片结构的立体剖面示意图。第3图绘示依照本发明第二较佳实施例之晶片结构的剖面示意图。第4图绘示依照本发明第三较佳实施例之晶片结构的剖面示意图。第5图绘示依照本发明第四较佳实施例之晶片结构的剖面示意图。第6图绘示依照本发明第五较佳实施例之晶片结构的剖面示意图。第7图绘示依照本发明第六较佳实施例之晶片结构的剖面示意图。第8图绘示依照本发明第七较佳实施例之晶片结构的剖面示意图。第9图到第17图绘示依照本发明一较佳实施例之晶片结构制程的剖面放大示意图。第18图到第23图,其绘示依照本发明另一较佳实施例之晶片结构制程的剖面放大示意图。第24图到第26图绘示依照本发明另一较佳实施例之具有插塞开口及金属层开口的双层介电层之制程剖面放大示意图。 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