| 主权项 |
1.一种影像感测器,至少包含:一感测器阵列,包含一二维阵列之像素元件,其输出数位信号成为一代表一景象之影像的像素资料,该像素资料系被安排呈一感测器位元排列;一资料记忆体,与该感测器阵列相通讯,用以储存该像素资料;及一像素正规化电路,连接至该资料记忆体,用以重排该像素资料成为该像素位元顺序并提供该重排像素资料成为输出信号。2.如申请专利范围第1项所述之影像感测器,其中上述之感测器阵列,该资料记忆体及该像素正规化电路系被用以制造于单一积体电路中。3.如申请专利范围第1项所述之影像感测器,其中上述之像素正规化电路重排该像素资料,经由发送信号线于资料记忆体及该像素正规化电路之间。4.如申请专利范围第1项所述之影像感测器,其中上述之像素正规化电路重排该像素资料,经由硬接线该等信号线于该资料记忆体及该像素正规化电路之间。5.如申请专利范围第1项所述之影像感测器,其中上述之重排像素资料系被提供为该影像感测器之输出信号。6.如申请专利范围第1项所述之影像感测器,其中上述之重排像素资料系被写入该资料记忆体中。7.如申请专利范围第1项所述之影像感测器,其中上述之像素资料具有k位元及该重排像素资料具有第一像素之k位元,其系以连续方式为第二像素之k位元所跟随。8.如申请专利范围第1项所述之影像感测器,其中上述之像素正规化电路包含一缓冲器,用以储存来自资料记忆体之像素资料的一部份,及该像素正规化电路藉由将信号线分配于资料记忆体与该缓冲器间,而重排该像素资料。9.如申请专利范围第1项所述之影像感测器,其中上述之感测器阵列为NM像素及每一像素元件具有k位元。10.如申请专利范围第9项所述之影像感测器,其中上述之资料记忆体系为NMk位元及该资料记忆体连续储存每一像素元件之第一位元,其后,为每一像素元件的第二位元所跟随。11.如申请专利范围第10项所述之影像感测器,其中上述之重排像素资料具有以连续位元顺序之第一像素元件之k位元,其系为第二像素元件之k位元所跟随。12.如申请专利范围第11项所述之影像感测器,其中上述之第一像素元件及第二像素元件于该感测器阵列中,并不是相邻之像素元件。13.一种于影像感测器中之方法,至少包含步骤:使用一感测器阵列,捕捉一景象之影像;以感测器位元顺序输出代表该影像之像素资料;储存该像素资料于该资料记忆体中;及重排该像素资料成为一像素位元顺序。14.如申请专利范围第13项所述之方法,更包含步骤:储存该重排像素资料于该资料记忆体中。15.如申请专利范围第13项所述之方法,更包含:提供该重排像素资料成为来自该影像感测器之输出信号。16.如申请专利范围第13项所逃之方法,其中上述之重排该像素资料的动作系藉由发送该等信号线加以执行。图式简单说明:第1图为依据本发明之一实施例之影像感测器之方块图。第2图为依据本发明之一实施例之第1图之影像感测器之记忆体之记忆体架构。第3图为于第1图之影像感测器中之记忆体的记忆体架构,其中像素资料系被储存于一感测器位元排列中。第4图为第1图之影像感测器之想要像素位元配置。第5图为使用递回XOR等式之前向法,作为n位元格雷码至二进制转换电路之电路图。第6图为第1图之影像感测器之影像阵列中之四代表像素之像素强度値对时间图。第7图为用于第1图之影像感测器之多重取样更新电路104之一实施例。第8图为依据本发明之一实施例之像素正规化电路。第9图为依据本发明之一实施例之4位元格雷码至二进制转换电路之电路图。第10图为一重叠XOR树,用以计算依据本发明之一实施例15位元格雷码之最低效位元之二进制値。第11图为一XOR树,用以依据本发明之一实施例,将一15位元格雷码输入値全部转换为15位元二进制输出値。第12图为依据本发明之另一实施例之15位元格雷码至二进制转换电路。第13图为依据本发明之另一实施例之15位元格雷码至二进制转换电路。第14图为依据本发明之一实施例之建构n位元格雷码至二进制转换电路之若干方块图第15图为使用依据本发明之一实施例之第14图之建构方块所建立之15位元格雷码至二进制转换电路。 |
