| 主权项 |
1.一种制作双镶嵌(dual damascene)结构的方法,该方法包含有下列步骤:提供一半导体晶片,且该半导体晶片包含有一基底(substrate)以及一导电层设于该基底上;于该半导体晶片表面依序形成一第一介电层、一第二介电层、一第一硬罩幕(hard mask)层以及一第二硬罩幕层,并覆盖于该导电层之上;进行一第一黄光(lithography)制程,于该第二硬罩幕层表面形成一第一光阻(photoresist)层,以定义该双镶嵌结构之一上层沟槽的图案;进行一第一蚀刻(etch)制程,沿着该第一光阻层之图案去除未被该第一光阻层覆盖之该第二硬罩幕层,直至该第一硬罩幕层表面;去除该第一光阻层;进行一第二黄光制程,于该半导体晶片表面形成一第二光阻层,以定义该双镶嵌结构之一下层接触洞(via hole)的图案;进行一第二蚀刻制程,沿着该第二光阻层之图案去除未被该第二光阻层覆盖之该第一硬罩幕层以及该第二介电层,直至该第一介电层表面;去除该第二光阻层;以及进行一第三蚀刻制程,先去除未被该第二硬罩幕层所覆盖之该第一硬罩幕层,然后去除未被该第一硬罩幕层所覆盖之该第二介电层至一预定深度并去除该第二硬罩幕层以及未被该第一硬罩幕层所覆盖之该第一介电层,直至该导电层表面。2.如申请专利范围第1项之方法,其中该导电层系一铜导线,且该导电层表面另包含有一保护层。3.如申请专利范围第1项之方法,其中该第一介电层与该第二硬罩幕层系由同一材质之材料所构成。4.如申请专利范围第1项之方法,其中该第一介电层系由一氟矽玻璃(fluorinated silicate glass,FSG)所构成,而该第二介电层系由一低介电常数(low-k)材料所构成。5.如申请专利范围第4项之方法,其中该低介电常数材料包含有FLARETM、SiLKTM、亚芳香基醚类聚合物(poly(arylene ether)polymer、parylene类化合物、聚醯亚胺(polyimide)系高分子、氟化聚醯亚胺(fluorinatedpolyimide)、HSQ、氟矽玻璃(FSG)、二氧化矽、多孔矽玻璃(nanoporous silica)或铁氟龙。6.如申请专利范围第1项之方法,其中该预定深度系小于该第二介电层的沉积厚度。7.如申请专利范围第1项之方法,其中该第二介电层中另包含有一蚀刻停止层(etch stoplayer),以使该第三蚀刻制程在蚀刻该第二介电层时,得以停止于该蚀刻停止层表面,形成该双镶嵌结构之该上层沟槽。8.如申请专利范围第1项之方法,其中在完成该第三蚀刻制程之后,该方法包含有下列步骤:于该半导体晶片表面依序形成一障碍层(barrierlayer)以及一金属层,且该金属层系填满该双镶嵌结构;以及利用该第一硬罩幕层当作停止层(stop layer)来进行一化学机械研磨(chemical mechanical polishing,CMP)制程,以去除部份之该金属层以及该障碍层,形成一双镶嵌导线。9.一种制作双镶嵌结构的方法,该方法包含有下列步骤:提供一半导体晶片,且该半导体晶片包含有一基底以及一导电层设于该基底上;于该半导体晶片表面依序形成一第一介电层、一第二介电层、一第一硬罩幕层以及一第二硬罩幕层,并覆盖于该导电层之上;以及进行一双镶嵌结构的蚀刻制程,以于该第二介电层中形成该双镶嵌结构之一上层沟槽并于该第一介电层中形成该双镶嵌结构之一下层接触洞;其中该第二硬罩幕层会被完全去除于该蚀刻制程之中。10.如申请专利范围第9项之方法,其中该导电层系一铜导线,且该导电层表面另包含有一保护层。11.如申请专利范围第9项之方法,其中该第一介电层与该第二硬罩幕层系由同一材质之材料所构成。12.如申请专利范围第9项之方法,其中该蚀刻制程系为一先形成接触洞(via first)之双镶嵌制程。13.如申请专利范围第9项之方法,其中该蚀刻制程系为一先形成沟槽(trench first)之双镶嵌制程。14.如申请专利范围第9项之方法,其中该蚀刻制程系包含有下列步骤:进行一第一黄光制程,于该第二硬罩幕层表面形成一第一光阻层,以定义该双镶嵌结构之一上层沟槽的图案;进行一第一蚀刻制程,沿着该第一光阻层之图案去除未被该第一光阻层覆盖之该第二硬罩幕层,直至该第一硬罩幕层表面;去除该第一光阻层;进行一第二黄光制程,于该半导体晶片表面形成一第二光阻层,以定义该双镶嵌结构之一下层接触洞的图案;进行一第二蚀刻制程,沿着该第二光阻层之图案去除未被该第二光阻层覆盖之该第一硬罩幕层以及该第二介电层,直至该第一介电层表面;去除该第二光阻层;以及进行一第三蚀刻制程,先去除未被该第二硬罩幕层所覆盖之该第一硬罩幕层,然后去除未被该第一硬罩幕层所覆盖之该第二介电层至一预定深度并去除该第二硬罩幕层以及未被该第一硬罩幕层所覆盖之该第一介电层,直至该导电层表面。15.如申请专利范围第14项之方法,其中该预定深度系小于该第二介电层的沉积厚度。16.如申请专利范围第14项之方法,其中该第二介电层中另包含有一蚀刻停止层(etch stop layer),以使该第三蚀刻制程在蚀刻该第二介电层时,得以停止于该蚀刻停止层表面,形成该双镶嵌结构之该上层沟槽。17.如申请专利范围第9项之方法,其中该第一介电层系由一氟矽玻璃(FSG)所构成,而该第二介电层系由一低介电常数材料所构成。18.如申请专利范围第17项之方法,其中该低介电常数材料包含有FLARETM、SiLKTM、亚芳香基醚类聚合物(poly(arylene ether)polymer)、parylene类化合物、聚醯亚胺(polyimide)系高分子、氟化聚醯亚胺(fluorinated polyimide)、HSQ、氟矽玻璃(FSG)、二氧化矽、多孔矽玻璃(nanoporous silica)或铁氟龙。19.如申请专利范围第9项之方法,其中在完成该蚀刻制程之后,该方法包含有下列步骤:于该半导体晶片表面依序形成一障碍层以及一金属层,且该金属层系填满该双镶嵌结构;以及利用该第一硬罩幕层当作停止层来进行一化学机械研磨(CMP)制程,以去除部份之该金属层以及该障碍层,形成一双镶嵌导线。图式简单说明:图一至图四为习知制作一双镶嵌结构的方法示意图。图五至图十为本发明之制作一双镶嵌结构的方法示意图。 |
