| 主权项 |
1.一种侦测一积体电路内多电压位阶之输入缓冲器,该输入缓冲器包含:至少两个差动输入对,以背靠背方式设置且共有一节点,该至少两个差动输入对系接收一输入电压和至少两个参考电压,该两个参考电压包含一第一参考电压和一第二参考电压;以及其中该输入缓冲器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压小于该第一参考电压时,提供一第一输出信号,当该输入电压之一电压位阶介于该第一参考电压及该第二参考电压之一电压位阶时,提供一第二输出信号,当该输入电压大于该第二参考电压时,提供一第三输出信号。2.如申请专利范围第1项所述之输入缓冲器,其中该输入缓冲器系接收多于两个参考电压,且对应该输入电压与该多于两个参考电压之一比较,以产生多于三个输出信号。3.如申请专利范围第1项所述之输入缓冲器,其中该至少两个差动输入对包含:一第一电晶体,具有连接至该第一参考电压之一闸极;一第二电晶体,具有一闸极及一源极,该第二电晶体之该闸极连接至该输入电压,该第二电晶体之该源极连接至该第一电晶体之一源极;一第三电晶体,具有一闸极及一源极,该第三电晶体之该闸极连接至该第二参考电压,该第三电晶体之该源极连接至该第二电晶体之该源极,使得该两差动输入缓冲器共有该节点。4.如申请专利范围第3项所述之输入缓冲器,其中该输入缓冲器更包含两个电流镜电路,连接至该两个差动输入对,以提供对应该输入电压与该两参考电压之一比较之复数个输出信号。5.如申请专利范围第4项所述之输入缓冲器,其中该两个电流镜电路包含:一第四电晶体,具有一闸极及一汲极,该第四电晶体之该闸极连接至该第二电晶体之一汲极,该第四电晶体之该汲极连接至该第一电晶体之一汲极;一第五电晶体,具有一闸极,该第五电晶体之该闸极连接至该第四电晶体之该闸极及该第二电晶体之该汲极;一第六电晶体,具有一闸极及一汲极,该第六电晶体之该闸极连接至该第二电晶体之该汲极,该第六电晶体之该汲极连接至该第三电晶体之一汲极。6.如申请专利范围第5项所述之输入缓冲器,其中该输入缓冲器更包含一对反相器,以一第一反相器连接至该第一电晶体及该第四电晶体之该汲极,以一第二反相器连接至该第三电晶体及该第六电晶体之该汲极,其中该对反相器用以提供对应该低输出信号和该高输出信号之复数个输出信号。7.如申请专利范围第6项所述之输入缓冲器,其中该输入缓冲器更包含复数个逻辑元件,该复数个逻辑元件包含:一第三反相器,具有一输入,该第三反相器之该输入连接至该第一反相器之一输出,该输入对应该低输出信号;一第四反相器,具有一输入及一输出,该第四反相器之该输入连接至该第二反相器之一输出,该第四反相器之该输出对应该高输出信号;一互斥或闸,具有复数个输入,该互斥或闸之该复数个输入连接至该第三反相器及该第四反相器之复数个输出;以及一第五反相器,具有一输入及一输出,该第五反相器之该输入连接至该互斥或闸之一输出,该第五反相器之该输出对应该中位阶输出信号。8.一种侦测一积体电路操作之中位阶电压范围之输入缓冲器,该输入缓冲器电路包含:一参考产生器(reference generator),用以接收一供应电压且产生两个参考电压,该两个参考电压系为一第一参考电压和一第二参考电压,该第二参考电压大于该第一参考电压;一多态侦测器(multi-state detector),用以接收一输入电压和该两个参考电压,其中该多态侦测器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压小于该第一参考电压时,提供对应一低输入信号之一第一输出信号,当该输入电压之一电压位阶介于该第一参考电压和该第二参考电压之一电压位阶时,提供对应一中位阶输入信号之一第二输出信号,当该输入电压大于该第二参考电压时,提供对应一高输入信号之一第三输出信号。9.如申请专利范围第8项所述之输入缓冲器,其中该参考产生器用以产生除该两个参考电压之外的参考电压,且该多态侦测器系对应该输入电压与该额外参考电压之一比较,以产生额外的输出信号。10.如申请专利范围第8项所述之输入缓冲器,其中该多态侦测器包含两个差动输入缓冲器,系以背靠背方式设置且共有一节点。11.如申请专利范围第10项所述之输入缓冲器,其中该两个差动输入缓冲器包含:一第一电晶体,具有连接至该第一参考电压之一闸极;一第二电晶体,具有一闸极及一源极,该第二电晶体之该闸极连接至该输入电压,该第二电晶体之该源极连接至该第一电晶体之一源极;一第三电晶体,具有一闸极及一源极,该第三电晶体之该闸极连接至该第二参考电压,该第三电晶体之该源极连接至该第二电晶体之该源极,使得该两差动输入缓冲器共有该节点。12.如申请专利范围第11项所述之输入缓冲器,其中该第一电晶体、该第二电晶体和该第三电晶体系包含n通道电晶体元件。13.如申请专利范围第11项所述之输入缓冲器,其中该多态侦测器更包含两个电流镜电路,连接至该两个差动输入缓冲器,对应该输入电压与该两个参考电压之一比较,用以提供输出信号。14.如申请专利范围第13项所述之输入缓冲器,其中该两个电流镜电路包含:一第四电晶体,具有一闸极及一汲极,该第四电晶体之该闸极连接至该第二电晶体之一汲极,该第四电晶体之该汲极连接至该第一电晶体之一汲极;一第五电晶体,具有一闸极,该第五电晶体之该闸极连接至该第四电晶体之该闸极及该第二电晶体之该汲极;一第六电晶体,具有一闸极及一汲极,该第六电晶体之该闸极连接至该第二电晶体之该汲极,该第六电晶体之该汲极连接至该第三电晶体之一汲极。15.如申请专利范围第14项所述之输入缓冲器,其中该多态侦测器更包含一对反相器,以一第一反相器连接至该第一电晶体及该第四电晶体之该汲极,以一第二反相器连接至该第三电晶体及该第六电晶体之该汲极,其中该对反相器用以提供对应该低输出信号和该高输出信号之复数个输出信号。16.如申请专利范围第15项所述之输入缓冲器,其中该多态侦测器更包含复数个逻辑元件,该复数个逻辑元件包含:一第三反相器,具有一输入,该第三反相器之该输入连接至该第一反相器之一输出,该输入对应该低输出信号;一第四反相器,具有一输入及一输出,该第四反相器之该输入连接至该第二反相器之一输出,该第四反相器之该输出对应该高输出信号;一互斥或闸,具有复数个输入,该互斥或闸之该复数个输入连接至该第三反相器及该第四反相器之复数个输出;以及一第五反相器,具有一输入及一输出,该第五反相器之该输入连接至该互斥或闸之一输出,该第五反相器之该输出对应该中位阶输出信号。17.一种辨识一积体电路元件操作中之多电压位阶的多态侦测器,该多态侦测器包含:一第一差动输入缓冲器,用以接收一第一参考电压及一输入电压;一第二差动输入缓冲器,用以接收一第二参考电压及该输入电压,该第二差动输入缓冲器与该第一差动缓冲器共有一节点,以及其中该多态侦测器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压之一电压位阶介于该第一参考电压和该第二参考电压之一电压位阶时,提供一输出信号,当该输入电压之一电压位阶至少为小于该第一参考电压及大于该第二参考电压之其一时,提供另一输出信号。18.如申请专利范围第17项所述之多态侦测器,其中该多态侦测器提供至少三种操作状态,该操作状态提供多项功能至一积体电路内的控制接脚,以提高该积体电路解码状态的能力。19.如申请专利范围第17项所述之多态侦测器,其中该第一差动输入缓冲器及该第二差动输入缓冲器包含:一第一电晶体,具有连接至该第一参考电压之一闸极;一第二电晶体,具有一闸极及一源极,该第二电晶体之该闸极连接至该输入电压,该第二电晶体之该源极连接至该第一电晶体之一源极;一第三电晶体,具有一闸极及一源极,该第三电晶体之该闸极连接至该第二参考电压,该第三电晶体之该源极连接至该第二电晶体之该源极,使得该两差动输入缓冲器共有该节点,以最小化该第一差动输入缓冲器及该第二差动输入缓冲器之电流消耗。20.一种侦测一积体电路元件操作中之多电压位阶的方法,该方法包含下列步骤:于一第一差动输入缓冲器内接收一输入电压及一第一参考电压;于一第二差动输入缓冲器内接收该输入电压及一第二参考电压,当该输入电压之一电压位阶低于该第一参考电压及该第二参考电压之一电压位阶时,提供一第一输出信号;当该输入电压之该电压位阶介于该第一参考电压及该第二参考电压之该电压位阶时,提供对应该电压位阶之一第二输出信号,以及当该输入电压之一电压位阶高于该第一参考电压和该第二参考电压之一电压位阶时,提供一第三输出信号。21.如申请专利范围第20项所述之方法,该方法更包含下列步骤:对应该低输出信号、该中位阶输出信号及该高输出信号,提供至少八种解码操作状态,且不需增加积体电路内控制接脚。22.如申请专利范围第20项所述之方法,其中该第二差动输入缓冲器系以背靠背的方式设置,且与该第一差动输入缓冲器共有一节点。23.一种侦测一积体电路元件内多电压位阶之多态侦测器,该多态侦测器包含:一第一差动输入缓冲器,用以接收一第一参考电压及一输入电压;一第二差动输入缓冲器,用以接收一第二参考电压及该输入电压,该第二差动输入缓冲器系与该第一差动输入缓冲器共有一第一节点;一第一电流镜电路,系连接至该第一差动输入缓冲器,对应该输入电压与该第一参考电压之一比较,用以提供一输出信号,以及一第二电流镜电路,系连接至该第二差动输入缓冲器,对应该输入电压与该第二参考电压之一比较,用以提供一输出信号,该第一电流镜电路和该第二电流镜电路共有一第二节点。24.如申请专利范围第23项所述之多态侦测器,其中该多态侦测器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压之一电压位阶介于该第一参考电压及该第二参考电压之一电压位阶时,提供一输出信号,当该输入电压之一电压位阶至少为小于该第一参考电压和大于该第二参考电压之其一时,提供另一输出信号。25.一种记忆体装置,该记忆体装置具有一种侦测一积体电路内多电压位阶之输入缓冲器,该输入缓冲器包含:至少两个差动输入对,以背靠背方式设置且共有一节点,该至少两个差动输入对系接收一输入电压和至少两个参考电压,该两个参考电压包含一第一参考电压和一第二参考电压;以及其中该输入缓冲器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压小于该第一参考电压时,提供一第一输出信号,当该输入电压之一电压位阶介于该第一参考电压及该第二参考电压之一电压位阶时,提供一第二输出信号,当该输入电压大于该第二参考电压时,提供一第三输出信号。26.如申请专利范围第25项所述之记忆体装置,其中该输入缓冲器包含一三态侦检器,该三态侦检器用以提供三个输出讯号,该三个输出讯号对应于该输入电压与该两个参考电压之一比较,该三个输出讯号含有该中位阶输出讯号、当该输入电压小于该第一参考电压时之一低输出信号、以及当该输入电压大于该第二参考电压时之一高输出信号。27.如申请专利范围第25项所述之记忆体装置,其中该输入缓冲器系接收多于两个参考电压,且对应该输入电压与该多于两个参考电压之一比较,以产生多于三个输出信号。28.如申请专利范围第25项所述之记忆体装置,其中该至少两个差动输入对包含:一第一电晶体,具有连接至该第一参考电压之一控制终端;一第二电晶体,具有一控制终端及一输入终端,该第二电晶体之该控制终端连接至该输入电压,该第二电晶体之该输入终端连接至该第一电晶体之一输入终端;一第三电晶体,具有一控制终端及一输入终端,该第三电晶体之该控制终端连接至该第二参考电压,该第三电晶体之该输入终端连接至该第二电晶体之该输入终端,使得该两差动输入缓冲器共有该节点。29.如申请专利范围第28项所述之记忆体装置,其中该输入缓冲器更包含两个电流镜电路,连接至该两个差动输入对,以提供对应该输入电压与该两参考电压之一比较之复数个输出信号。30.如申请专利范围第29项所述之记忆体装置,其中该两个电流镜电路包含:一第四电晶体,具有一控制终端及一输出终端,该第四电晶体之该控制终端连接至该第二电晶体之一输出终端,该第四电晶体之该输出终端连接至该第一电晶体之一输出终端;一第五电晶体,具有一控制终端,该第五电晶体之该控制终端连接至该第四电晶体之该控制终端及该第二电晶体之该输出终端;一第六电晶体,具有一控制终端及一输出终端,该第六电晶体之该控制终端连接至该第二电晶体之该输出终端,该第六电晶体之该输出终端连接至该第三电晶体之一输出终端。31.如申请专利范围第30项所述之记忆体装置,其中该输入缓冲器更包含一对反相器,以一第一反相器连接至该第一电晶体及该第四电晶体之该输出终端,以一第二反相器连接至该第三电晶体及该第六电晶体之该输出终端,其中该对反相器用以提供对应该低输出信号和该高输出信号之复数个输出信号。32.如申请专利范围第31项所述之记忆体装置,其中该输入缓冲器更包含复数个逻辑元件,该复数个逻辑元件包含:一第三反相器,具有一输入,该第三反相器之该输入连接至该第一反相器之一输出,该输入对应该低输出信号;一第四反相器,具有一输入及一输出,该第四反相器之该输入连接至该第二反相器之一输出,该第四反相器之该输出对应该高输出信号;一互斥或闸,具有复数个输入,该互斥或闸之该复数个输入连接至该第三反相器及该第四反相器之复数个输出;以及一第五反相器,具有一输入及一输出,该第五反相器之该输入连接至该互斥或闸之一输出,该第五反相器之该输出对应该中位阶输出信号。33.一种记忆体晶片电路,该记忆体晶片电路具有一侦测一积体电路操作之中位阶电压范围之输入缓冲器,该记忆体晶片电路具有复数个控制输入,该输入缓冲器电路包含:一参考产生器,用以接收一供应电压且产生两个参考电压,该两个参考电压系为一第一参考电压和一第二参考电压,该第二参考电压大于该第一参考电压;一多态侦测器,用以接收一输入电压和该两个参考电压,其中该多态侦测器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压小于该第一参考电压时,提供对应一低输入信号之一第一输出信号,当该输入电压之一电压位阶介于该第一参考电压和该第二参考电压之一电压位阶时,提供对应一中位阶输入信号之一第二输出信号,当该输入电压大于该第二参考电压时,提供对应一高输入信号之一第三输出信号,因此该记忆体晶片电路之功能所需之控制输入可为较少数量。34.如申请专利范围第33项所述之记忆体晶片电路,其中该多阶侦测器包含一三态侦测器,该三态侦捡器用以提供三个输出讯号,该三个输出讯号对应于该输入电压与该两个参考电压之一比较,该三个输入讯号含有该中位阶输出讯号、当该输入电压小于该第一参考电压时之一低输出信号以及当该输入电压大于该第二参考电压时之一高输出信号。35.如申请专利范围第34项所述之记忆体晶片电路,其中该参考产生器用以产生除该两个参考电压之外的参考电压,且该多态侦测器系对应该输入电压与该额外参考电压之一比较,以产生额外的输出信号。36.如申请专利范围第33项所述之记忆体晶片电路,其中该多态侦测器包含两个差动输入缓冲器,系以背靠背方式设置且共有一节点。37.如申请专利范围第33项所述之记忆体晶片电路,其中该记忆体晶片电路包含一同步动态随机存取记忆体(SDRAM)装置。38.如申请专利范围第36项所述之记忆体晶片电路,其中该两个差动输入缓冲器包含:一第一电晶体,具有连接至该第一参考电压之一控制终端;一第二电晶体,具有一控制终端及一输入终端,该第二电晶体之该控制终端连接至该输入电压,该第二电晶体之该输入终端连接至该第一电晶体之一输入终端;一第三电晶体,具有一控制终端及一输入终端,该第三电晶体之该控制终端连接至该第二参考电压,该第三电晶体之该输入终端连接至该第二电晶体之该输入终端,使得该两差动输入缓冲器共有该节点。39.如申请专利范围第38项所述之记忆体晶片电路,其中该第一电晶体、该第二电晶体和该第三电晶体系包含n通道电晶体元件。40.如申请专利范围第38项所述之记忆体晶片电路,其中该多态侦测器更包含两个电流镜电路,连接至该两个差动输入缓冲器,对应该输入电压与该两个参考电压之一比较,用以提供输出信号。41.如申请专利范围第40项所述之记忆体晶片电路,其中该两个电流镜电路包含:一第四电晶体,具有一控制终端及一输出终端,该第四电晶体之该控制终端连接至该第二电晶体之一输出终端,该第四电晶体之该输出终端连接至该第一电晶体之一输出终端;一第五电晶体,具有一控制终端,该第五电晶体之该控制终端连接至该第四电晶体之该控制终端及该第二电晶体之该输出终端;一第六电晶体,具有一控制终端及一输出终端,该第六电晶体之该控制终端连接至该第二电晶体之该输出终端,该第六电晶体之该输出终端连接至该第三电晶体之一输出终端。42.如申请专利范围第40项所述之记忆体晶片电路,其中该多态侦测器更包含一对反相器,以一第一反相器连接至该第一电晶体及该第四电晶体之该输出终端,以一第二反相器连接至该第三电晶体及该第六电晶体之该输出终端,其中该对反相器用以提供对应该低输出信号和该高输出信号之复数个输出信号。43.如申请专利范围第42项所述之记忆体晶片电路,其中该多态侦测器更包含复数个逻辑元件,该复数个逻辑元件包含:一第三反相器,具有一输入终端,该第三反相器之该输入终端连接至该第一反相器之一输出终端,该输入对应该低输出信号;一第四反相器,具有一输入终端及一输出终端,该第四反相器之该输入终端连接至该第二反相器之一输出终端,该第四反相器之该输出终端对应该高输出信号;一互斥或闸,具有复数个输入,该互斥或闸之该复数个输入连接至该第三反相器及该第四反相器之复数个输出;以及一第五反相器,具有一输入及一输出,该第五反相器之该输入连接至该互斥或闸之一输出,该第五反相器之该输出对应该中位阶输出信号。44.一种记忆体装置,用以减少解码控制输入终端所需之接脚数目,该记忆体装置具有一种辨识一积体电路元件操作中之多电压位阶的多态侦测器,该多态侦测器包含:一第一差动输入缓冲器,用以接收一第一参考电压及一输入电压;一第二差动输入缓冲器,用以接收一第二参考电压及该输入电压,该第二差动输入缓冲器与该第一差动缓冲器共有一节点,以及其中该多态侦测器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压之一电压位阶介于该第一参考电压和该第二参考电压之一电压位阶时,提供一输出信号,当该输入电压之一电压位阶至少为小于该第一参考电压及大于该第二参考电压之其一时,提供另一输出信号。45.如申请专利范围第44项所述之记忆体装置,其中该多态侦测器提供至少三种操作状态,该操作状态提供多项功能至一积体电路内的控制接脚,以提高该积体电路解码状态的能力。46.如申请专利范围第44项所述之记忆体装置,其中该记忆体装置包含一内部参考产生器,该内部参考产生器被设置以接收一供应电压与产生两个参考电压,该两个参考电压代表一第一参考电压与一第二参考电压,该第二参考电压大于该第一参考电压。47.一种侦测在一种记忆体装置中多电压位阶的方法,该多电压位阶供将复数个控制输入终端之信号解码,该方法包含下列步骤:于一第一差动输入缓冲器内接收一输入电压及一第一参考电压;于一第二差动输入缓冲器内接收该输入电压及一第二参考电压;当该输入电压之一电压位阶低于该第一参考电压及该第二参考电压之一电压位阶时,提供一第一输出信号;当该输入电压之该电压位阶介于该第一参考电压及该第二参考电压之该电压位阶时,提供对应该电压位阶之一第二输出信号,以及当该输入电压之一电压位阶高于该第一参考电压和该第二参考电压之一电压位阶时,提供一第三输出信号。48.如申请专利范围第47项所述之方法,该方法更包含下列步骤:当该输入电压之一电压位阶低于该第一参考电压及该第二参考电压之一电压位阶时,提供一低输出信号;以及当该输入电压之一电压位阶高于该第一参考电压及该第二参考电压之一电压位阶时,提供一高输出信号。49.如申请专利范围第47项所述之方法,该方法更包含下列步骤:对应该低输出信号、该中位阶输出信号及该高输出信号,提供至少八种解码操作状态,且不需增加此记忆体装置内之控制接脚。50.如申请专利范围第47项所述之方法,其中该第二差动输入缓冲器系以背靠背的方式设置,且与该第一差动输入缓冲器共有一节点。51.一种同步动态随机存取记忆体(SDRAM)装置,在该同步动态随机存取记忆体装置中具有一种侦测一积体电路元件内多电压位阶之多态侦测器,该多态侦测器包含:一第一差动输入缓冲器,用以接收一第一参考电压及一输入电压;一第二差动输入缓冲器,用以接收一第二参考电压及该输入电压,该第二差动输入缓冲器系与该第一差动输入缓冲器共有一第一节点;一第一电流镜电路,系连接至该第一差动输入缓冲器,对应该输入电压与该第一参考电压之一比较,用以提供一输出信号,以及一第二电流镜电路,系连接至该第二差动输入缓冲器,对应该输入电压与该第二参考电压之一比较,用以提供一输出信号,该第一电流镜电路和该第二电流镜电路共有一第二节点。52.如申请专利范围第47项所述之同步动态随机存取记忆体装置,其中该多态侦测器将该输入电压跟该第一参考电压及该第二参考电压做比较,当该输入电压之一电压位阶介于该第一参考电压及该第二参考电压之一电压位阶时,提供一输出信号,当该输入电压之一电压位阶至少为小于该第一参考电压和大于该第二参考电压之其一时,提供另一输出信号。53.一种记忆体装置,该记忆体装置具有复数个延伸控制输入终端,该记忆体装置被设置以将该控制输入终端之使用予以最佳化,该记忆体装置包含:一内部参考产生器,该内部参考产生器被设置以接收一供应电压与产生两个参考电压,该两个参考电压代表一第一参考电压与一第二参考电压,该第二参考电压大于该第一参考电压;以及一多态侦测器,该多态侦测器被设置以接收一输入电压与该两个参考电压,其中该多态侦测器比较该输入电压与该第一参考电压及该第二参考电压,当该输入电压小于该第一参考电压,该多态侦检器提供一对应于一低输入信号之第一输出信号,当该输入电压之该电压位阶介于该第一参考电压及该第二参考电压之该电压位阶,该多态侦检器提供一对应于一中位阶输入信号之第二输出信号,当该输入电压大于该第一参考电压,该多态侦检器提供一对应于一高输入信号之第三输出信号,因此该记忆体装置之运作所需之控制输入终端可为较少数量。图式简单说明:图1举例说明习知技术中用以提供电压侦测之输入缓冲器的示意图;图2举例说明习知技术中用以提供电压侦测之输入缓冲器的操作时间曲线图;图3举例说明本发明用以提供电压侦测之输入缓冲器之一实施例;图4举例说明本发明用以提供电压侦测之输入缓冲器的时间曲线图;图5举例说明本发明实施例中用以提供多态侦测之输入缓冲器;图6举例说明本发明之参考电压产生器的一实施例;图7举例说明本发明实施例中用以提供多态侦测之输入缓冲器之模拟结果的时间曲线图。 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