| 主权项 |
1.一种积体电路之电容结构的制造方法,包括下列步骤:提供一基底,其上具有一第一导体层与一第一绝缘层覆盖于其上;形成一沟槽于部分该第一绝缘层中;形成一下电极于该沟槽的侧壁上;形成一顺应的介电层于该下电极与该槽沟的底部上;形成一双镶嵌开口于该第一绝缘层中,该开口底部系露出该第一导体层;以及将一导体材料填满该沟槽与该双镶嵌开口,而同时形成一上电极与一内连线结构;其中,该下电极系藉由该内连线结构而电性连接该第一导体层。2.如申请专利范围第1项所述之积体电路之电容结构的制造方法,更包括下列步骤:形成一第二绝缘层于该第一绝缘层上,并覆盖该上电极与该内连线结构;以及形成一第二导体层镶嵌于该第二绝缘层中,该第二导体层系藉由一插塞电性连接该上电极;其中,该第一导体层与该第二导体层系分别电性连接不同极性之电源。3.如申请专利范围第1项所述之积体电路之电容结构的制造方法,其中该第一导体层系铜层。4.如申请专利范围第1项所述之积体电路之电容结构的制造方法,其中该第一绝缘层系SiO2层。5.如申请专利范围第1项所述之积体电路之电容结构的制造方法,其中该下电极系TaN或TiN层。6.如申请专利范围第1项所述之积体电路之电容结构的制造方法,其中该介电层系SiO2、SiN、SiON或Ta2O5层。7.如申请专利范围第1项所述之积体电路之电容结构的制造方法,其中该导体材料包含一TaN层与一铜层。8.如申请专利范围第2项所述之积体电路之电容结构的制造方法,其中该第二绝缘层系SiO2层。9.如申请专利范围第2项所述之积体电路之电容结构的制造方法,其中该第二导体层系铜层。10.如申请专利范围第2项所述之积体电路之电容结构的制造方法,其中该插塞系铜插塞。11.一种积体电路之电容结构的制造方法,适用整合于金属内连线制程,包括下列步骤:提供一基底,其上镶嵌有一第一金属层;形成一第一内金属介电层(IMD)于该基底上,并覆盖该第一金属层;形成一沟槽于部分该第一内金属介电层中;形成一顺应的一第一导体层于该槽沟内,并延伸至该第一内金属介电层上;等向性去除部分该第一导体层,而形成一下电极于该沟槽的侧壁上;形成一顺应的介电层于该下电极与该槽沟的底部上,并延伸至该第一内金属介电层上;去除部分该介电层与部分该第一内金属介电层,而形成一双镶嵌开口于该第一内金属介电层中,该开口底部系露出该第一金属层,且该开口侧壁系露出该下电极;以及将一第二导体层填满该沟槽与该双镶嵌开口,而同时形成一上电极与一内连线结构;其中,该下电极系藉由该内连线结构而电性连接该第一金属层。12.如申请专利范围第11项所述之积体电路之电容结构的制造方法,更包括下列步骤:形成一第二内金属介电层于该第一内金属介电层上,并覆盖该上电极与该内连线结构;以及形成一第二金属层镶嵌于该第二内金属介电层中,该第二金属层系藉由一插塞电性连接该上电极;其中,该第一金属层与该第二金属层系分别电性连接不同极性之电源。13.如申请专利范围第11项所述之积体电路之电容结构的制造方法,其中该第一金属层系铜层。14.如申请专利范围第11项所述之积体电路之电容结构的制造方法,其中该第一内金属介电层系SiO2层。15.如申请专利范围第11项所述之积体电路之电容结构的制造方法,其中该下电极系TaN或TiN层。16.如申请专利范围第11项所述之积体电路之电容结构的制造方法,其中该介电层系SiO2、SiN、SiON或Ta2O5层。17.如申请专利范围第11项所述之积体电路之电容结构的制造方法,其中该第二导体层系铜。18.如申请专利范围第17项所述之积体电路之电容结构的制造方法,其中在将铜金属填满该第一沟槽与该双镶嵌开口之前,更包括形成一顺应的阻障层于该第一沟槽与该双镶嵌开口之表面上。19.如申请专利范围第12项所述之积体电路之电容结构的制造方法,其中该第二内金属介电层系SiO2层。20.如申请专利范围第12项所述之积体电路之电容结构的制造方法,其中该第二金属层系铜层。21.如申请专利范围第12项所述之积体电路之电容结构的制造方法,其中该插塞系铜插塞。22.如申请专利范围第11项所述之积体电路之电容结构的制造方法,更包括形成一蚀刻阻挡层于该第一内金属介电层上。23.如申请专利范围第22项所述之积体电路之电容结构的制造方法,其中该蚀刻阻挡层系SiC、SiN或SiCN层。24.一种积体电路之电容结构,包括:一基底,其上具有一第一导体层与一第一绝缘层覆盖于其上;一沟槽,形成于部分该第一绝缘层中;一下电极,形成于该沟槽的侧壁上;一顺应的介电层,形成于该下电极与该槽沟的底部上;一上电极,形成于该介电层上,并填满该沟槽;以及一内连线结构,形成于该第一绝缘层中,并电性连接该下电极与该第一导体层。25.如申请专利范围第24项所述之积体电路之电容结构,更包括:一第二绝缘层,形成于该第一绝缘层上,并覆盖该上电极与该内连线结构;以及一第二导体层,镶嵌于该第二绝缘层中,并藉由一插塞电性连接该上电极;其中,该第一导体层与该第二导体层系分别电性连接不同极性之电源。26.如申请专利范围第24项所述之积体电路之电容结构,其中该第一导体层系铜层。27.如申请专利范围第24项所述之积体电路之电容结构,其中该第一绝缘层系SiO2层。28.如申请专利范围第27项所述之积体电路之电容结构,其中该下电极系TaN或TiN层。29.如申请专利范围第27项所述之积体电路之电容结构,其中该介电层系SiO2、SiN、SiON或Ta2O5层。30.如申请专利范围第27项所述之积体电路之电容结构,其中该上电极包含一TaN层与一铜层。31.如申请专利范围第27项所述之积体电路之电容结构,其中该内连线结构包含一TaN层与一铜层。32.如申请专利范围第25项所述之积体电路之电容结构,其中该第二绝缘层系SiO2层。33.如申请专利范围第25项所述之积体电路之电容结构,其中该第二导体层系铜层。34.如申请专利范围第25项所述之积体电路之电容结构,其中该插塞系铜插塞。图式简单说明:第1A-1C图系传统的整合于镶嵌内连线制程之MIM电容之制程剖面示意图;以及第2-9图系本发明实施例的整合于镶嵌内连线制程之MIM电容之制程剖面示意图。 |
