| 主权项 |
1.一种非挥发性记忆体(non-volatile memory),其包含有:复数个记忆区块(memory block),每一记忆区块包含有复数个字元线(word line),每一字元线电连接于复数个记忆单元(memory cell);一第一解码电路,用来解码一记忆体位址以产生复数个第一解码讯号;一第二解码电路,用来解码该记忆体位址以产生复数个第二解码讯号;以及一行驱动电路(row driver),用来驱动一预定字元线至一预定电压准位,该行驱动电路包含有:复数个字元线驱动电路(word line drive),电连接于该第一解码电路与该第二解码电路,每一字元线驱动电路包含有:复数个驱动单元,每一驱动单元系电连接于一字元线;一记忆区块选取电路,电连接于该复数个驱动单元,用来依据该复数个第一解码讯号导通该复数个驱动单元;以及一驱动电压输出电路,电连接于该复数个驱动单元,用来以不使用该复数个第一解码讯号之方式依据该复数个第二解码讯号决定复数个驱动电压之操作电压准位,以及于连接于该预定字元线之驱动单元导通而电连接该预定字元线与该驱动电压输出电路时,输出一预定驱动电压来驱动该预定字元线至该预定电压准位。2.如申请专利范围第1项所述之非挥发性记忆体,其系为一快闪记忆体(flash memory)。3.如申请专利范围第1项所述之非挥发性记忆体,其系由一互补金属氧化半导体电晶体(complementarymetal oxide semiconductor, CMOS)制程所形成。4.如申请专利范围第3项所述之非挥发性记忆体,其中每一驱动单元包含有:一P型金属氧化半导体电晶体(PMOS),其包含有:一汲极(drain),电连接于一驱动电压;一源极(source),电连接于一字元线;以及一闸极(gate),电连接于该记忆区块选取电路之第一输出端;以及一第一N型金属氧化半导体电晶体(NMOS),其包含有:一汲极,电连接于该P型金属氧化半导体电晶体之源极;一源极,电连接于一预定电压;以及一闸极,电连接于该记忆区块选取电路之第二输出端。5.如申请专利范围第4项所述之非挥发性记忆体,其中该P型金属氧化半导体电晶体系形成于一N型基底上,以及该第一N型金属氧化半导体电晶体系形成于一P型基底上。6.如申请专利范围第5项所述之非挥发性记忆体,其中该P型基底系电连接于该第一N型金属氧化半导体电晶体之源极,且该行驱动电路另包含有:一基底电压控制电路,电连接于该N型基底,用来输出一控制电压至该N型基底。7.如申请专利范围第6项所述之非挥发性记忆体,其中若该非挥发性记忆体进入一读取(read)状态或一程式化(program)状态,则该控制电压对应一第一电压准位,若该非挥发性记忆体进入一清除(erase)状态,则该控制电压对应一第二电压准位。8.如申请专利范围第7项所述之非挥发性记忆体,其中该第一电压准位大于该第二电压准位。9.如申请专利范围第4项所述之非挥发性记忆体,其中该驱动单元包含有:一第二N型金属氧化半导体电晶体(NMOS),其包含有:一汲极,电连接于该P型金属氧化半导体电晶体之源极;一源极,电连接于该预定电压;以及一闸极。10.如申请专利范围第9项所述之非挥发性记忆体,其另包含有:一字元线重置电路,电连接于该第二N型金属氧化半导体电晶体之闸极,用来输出一控制电压至该该第二N型金属氧化半导体电晶体之闸极。11.如申请专利范围第10项所述之非挥发性记忆体,其中若该非挥发性记忆体进入一清除(erase)状态,则该字元线重置电路所输出之控制电压无法开启该第二N型金属氧化半导体电晶体。12.如申请专利范围第11项所述之非挥发性记忆体,其中若该非挥发性记忆体进入一读取(read)状态或一程式化(program)状态,以及该驱动单元之相对应字元线被选取以进行读取或程式化,则该字元线重置电路所输出之控制电压无法开启该第二N型金属氧化半导体电晶体。13.如申请专利范围第4项所述之非挥发性记忆体,其中若该记忆区块选取电路选取该复数个驱动单元,则该记忆区块选取电路之第一输出端对应一第一电压准位以开启该P型金属氧化半导体电晶体,以及若该记忆区块选取电路不选取该复数个驱动单元,则该记忆区块选取电路之第一输出端对应一第二电压准位以关闭该P型金属氧化半导体电晶体。14.如申请专利范围第4项所述之非挥发性记忆体,其中若该记忆区块选取电路选取该复数个驱动单元,则该记忆区块选取电路之第二输出端对应一第一电压准位以关闭该N型金属氧化半导体电晶体,以及若该记忆区块选取电路不选取该复数个驱动单元,则该记忆区块选取电路之第二输出端对应一第二电压准位以开启该N型金属氧化半导体电晶体。图式简单说明:图一为习知快闪记忆体的结构示意图。图二为图一所示之快闪记忆体的电路示意图。图三为图二所示之字元线驱动电路的电路示意图。图四为本发明快闪记忆体的功能方块示意图。图五为图四所示之字元线驱动电路的电路示意图。图六为图四所示之基底电压控制电路的电路示意图。图七为图四所示之驱动电压输出电路的电路示意图。图八为图四所示之字元线重置电路的电路示意图。 |
