| 主权项 |
1.一种根据一个从数个模式中选择出来之模式来被运作的半导体装置,该半导体装置包含:数个模式设定熔丝电路,每一个模式设定熔丝电路产生一个指定该模式的设定码及一个表示该设定码是否被指定的决定讯号;一熔丝资讯选择电路,其系连接到该等模式设定熔丝电路俾可根据该等决定讯号中之至少一者来选择该等设定码中之一者;及一无效熔丝电路,其系用于产生一个使该被选择之设定码无效的无效讯号。2.如申请专利范围第1项所述之半导体装置,更包含:一决定电路,其系连接到该无效熔丝电路及到该等模式设定熔丝电路俾可根据该无效讯号来产生一个指示该被选择之设定码的有效化或无效化。3.如申请专利范围第2项所述之半导体装置,更包含一个连接到该决定电路与该熔丝资讯选择电路的切换电路,其中,当该选择讯号指示该设定码的无效化时,该切换电路使该被选择的设定码无效并且使一个与一外部模式设定讯号相符的外部设定码有效。4.如申请专利范围第3项所述之半导体装置,其中,该模式设定讯号系藉着一程式的执行来在一预定的处理周期中被产生。5.如申请专利范围第1项所述之半导体装置,其中,该数个模式设定熔丝电路中之每一者系包括数个根据该设定码来被破坏的模式储存熔丝及一个当该等模式储存熔丝中之至少一者被破坏时破坏的决定熔丝。6.如申请专利范围第5项所述之半导体装置,其中,模式储存熔丝与决定熔丝的数目在该等模式设定熔丝电路中之每一者中是相同的。7.如申请专利范围第5项所述之半导体装置,其中,该无效熔丝电路具有至少一个熔丝,在每一个模式设定熔丝电路中之所有熔丝的数目系比在该无效熔丝电路中之该至少一个熔丝的数目大。8.如申请专利范围第1项所述之半导体装置,其中,该数个模式设定熔丝电路系包括一个具有个优先权的第一模式设定熔丝电路和一个具有高优先权的第二模式设定熔丝电路,且其中,该熔丝资讯选择电路系根据该第二模式设定熔丝电路的决定讯号来选择该等设定码中之一者。9.如申请专利范围第1项所述之半导体装置,更包含一个在一选择形式下被部份地恢复的记忆体核心,其中,该设定码包括在该记忆体核心中之要被恢复之容量的恢复资讯。10.如申请专利范围第9项所述之半导体装置,其中,该恢复资讯包括该要被恢复之记忆体核心之区段的位址。11.一种根据一个从数个模式中选择出来之模式来被运作的半导体装置,该半导体装置包含:数个模式设定熔丝电路,每一个模式设定熔丝电路产生一个指定该模式的设定码及一个表示该设定码是否被指定的决定讯号;一优先权设定电路,其系连接到该等模式设定熔丝电路俾可根据该等模式设定熔丝电路的决定讯号来产生一个决定该等模式设定熔丝电路之设定码之优先权顺序的优先权讯号;一熔丝资讯选择电路,其系连接到该等模式设定熔丝电路俾可根据该优先权讯号来选择该等设定码中之一者;及一无效熔丝电路,其系连接到该优先权设定电路俾可产生一个使该被选择之设定码无效的无效讯号及一个改变该优先权顺序的改变讯号。12.如申请专利范围第11项所述之半导体装置,更包含:一决定电路,其系连接到该无效熔丝电路俾可根据该无效讯号来产生一个指示该被选择之设定码之有效化或无效化的选择讯号。13.如申请专利范围第12项所述之半导体装置,更包含一切换电路,其系连接到该决定电路和该熔丝资讯选择电路,其中,当该选择讯号指示该设定码的无效化时,该切换电路使该被选择的设定码无效并且使一个与一外部模式设定讯号相符的外部设定码有效。14.如申请专利范围第12项所述之半导体装置,其中,该模式设定讯号系藉着一程式的执行来在一预定的处理周期中被产生。15.如申请专利范围第11项所述之半导体装置,其中,该数个模式设定熔丝电路中之每一者系包括数个根据该设定码来被破坏的模式储存熔丝及一个当该等模式储存熔丝中之至少一者被破坏时破坏的决定熔丝。16.如申请专利范围第15项所述之半导体装置,其中,模式储存熔丝与决定熔丝的数目在该等模式设定熔丝电路中之每一者中是相同的。17.如申请专利范围第15项所述之半导体装置,其中,该无效熔丝电路具有至少一个熔丝,在每一个模式设定熔丝电路中之所有熔丝的数目系比在该无效熔丝电路中之该至少一个熔丝的数目大。18.如申请专利范围第11项所述之半导体装置,其中,该无效熔丝电路包括一无效熔丝并且根据该无效熔丝的破坏状态来产生该无效讯号。19.如申请专利范围第18项所述之半导体装置,其中,该无效熔丝电路包括一个改变熔丝、根据该改变熔丝的破坏状态来产生该改变讯号、及把该改变讯号供应到该优先权设定电路。20.如申请专利范围第11项所述之半导体装置,更包含一个在一选择形式下被部份地恢复的记忆体核心,其中,该设定码包括在该记忆体核心中之要被恢复之容量的恢复资讯。21.如申请专利范围第20项所述之半导体装置,其中,该恢复资讯包括该要被恢复之记忆体核心之区段的位址。22.一种用于控制一在一个与一设定码相符之模式下运作之半导体装置的方法,该方法包含如下之步骤:以一第一模式设定熔丝电路来设定一第一设定码;以一第二模式设定熔丝电路来设定一第二设定码;及选择该第一与第二设定码中之一者。23.如申请专利范围第22项所述之方法,更包含:当该第一与第二设定码不被设定时,选择一个与一外部模式设定讯号相符的外部设定码。24.如申请专利范围第22项所述之方法,更包含:利用一个无效熔丝电路来使该第一与第二设定码无效及使一个与一外部模式设定讯号相符的外部设定码有效。25.一种用于控制一在一个与一设定码相符之模式下运作之半导体装置的方法,该方法包含如下之步骤:以数个模式设定熔丝电路中之至少一者来设定一第一设定码;设定一个与一外部模式设定讯号相符的第二设定码;及使该第一与第二设定码中之一者有效。26.一种用于控制一在一个与一设定码相符之模式下运作之半导体装置的方法,该方法包含如下之步骤:以一第一模式设定熔丝电路来设定一第一设定码;以一第二模式设定熔丝电路来设定一第二设定码;根据一预定的优先权顺序来选择该第一与第二设定码中之一者;及使该被选择之设定码与一个与一外部模式设定讯号相符之外部设定码中之一者有效。27.如申请专利范围第26项所述之方法,其中,该有效化包括当该第一模式设定熔丝电路的熔丝与该第二模式设定熔丝电路的熔丝不被破坏时使该外部设定码有效。28.如申请专利范围第26项所述之方法,其中,该有效化包括当该第一模式设定熔丝电路的熔丝被破坏而该第二模式设定熔丝电路的熔丝不被破坏时使该第一设定码有效。29.如申请专利范围第26项所述之方法,其中,该有效化包括当该第一模式设定熔丝电路的熔丝被破坏且该第二模式设定熔丝电路的熔丝被破坏时使该第二设定码有效。30.如申请专利范围第26项所述之方法,其中,该有效化包括当该第一模式设定熔丝电路的熔丝被破坏且该第二模式设定熔丝电路的熔丝被破坏时藉由破坏一无效熔丝来使该外部设定码有效。31.如申请专利范围第30项所述之方法,其中,该有效化包括当该第一模式设定熔丝电路的熔丝被破坏且该第二模式设定熔丝电路的熔丝被破坏时藉由破坏一改变熔丝来使该第一设定码有效。32.一种用于控制一包括数个模式设定熔丝电路与一无效熔丝之半导体装置的方法,其中,该半导体装置进入一第一状态、一第二状态与一第三状态中之一者,在该第一状态中,该等模式设定熔丝电路的熔丝未被破坏,在该第二状态中,该等模式设定熔丝电路中之至少一者的熔丝系被破坏,在该第三状态中,该等模式设定熔丝电路中之至少一者的熔丝系被破坏而且该无效熔丝系被破坏,该方法包含如下之步骤:当该半导体装置系处于该第一状态时,根据一个外部模式设定讯号来指定该半导体装置的模式;当该半导体装置系处于该第二状态时,指定一个与一由该等模式设定熔丝电路中之至少一者所设定之设定码相符的模式;及当该半导体装置系处于该第三状态时,指定该与该外部模式设定讯号相符的模式。33.一种用于控制一包括一第一模式设定熔丝电路、一第二模式设定熔丝电路、一无效熔丝、及一改变熔丝之半导体装置的方法,其中,该半导体装置进入一第一状态、一第二状态、一第三状态、一第四状态、及一第五状态中之一者,在该第一状态中,该第一与第二模式设定熔丝电路的熔丝未被破坏,在该第二状态中,该第一模式设定熔丝电路的熔丝系被破坏而该第二模式设定熔丝电路的熔丝未被破坏,在该第三状态中,该第二模式设定熔丝电路的熔丝系被破坏而该第一模式设定熔丝电路的熔丝未被破坏,在该第四状态中,该第一与第二模式设定熔丝电路中之至少一者的熔丝系被破坏且该无效熔丝系被破坏,在该第五状态中,该改变熔丝系被破坏,该方法包含如下之步骤:当该半导体装置系处于该第一状态时,根据一个外部模式设定讯号来指定该半导体装置的模式;当该半导体装置系处于该第二状态时,指定一个与一由该第一模式设定熔丝电路所设定之设定码相符的模式;当该半导体装置系处于该第三状态时,指定一个与一由该第二模式设定熔丝电路所设定之设定码相符的模式;及当该半导体装置系处于该第五状态时,指定该与由该第一模式设定熔丝电路所设定之设定码相符的模式。34.一种用于控制一在一个与一设定码相符之模式下运作之半导体装置的方法,该设定码系从数个包括,被储存于数个包括一第一模式设定熔丝电路及一第二模式设定熔丝电路之模式设定熔丝电路内之设定码,及一个对应于一外部模式设定讯号之设定码,的设定码中选择出来,该方法包含如下之步骤:就有效化而言选择后面中之一者:该对应于该外部模式设定讯号的设定码,其系藉由维持该等模式设定熔丝电路于一个该等模式设定熔丝电路之熔丝系未被破坏的状态来被使成有效;一个与该第一模式设定熔丝电路之设定码相符之模式的设定,其系藉由破坏该第一模式设定熔丝电路的熔丝来被使成有效;一个与该第二模式设定熔丝电路之设定码相符之模式的设定,其系藉由破坏该第二模式设定熔丝电路的熔丝来被使成有效;及一个与该外部模式设定讯号相符之模式的设定,其系藉由破坏该无效熔丝来被使成有效;及根据在该选择之步骤中的选择来执行有效化。35.如申请专利范围第34项所述之方法,其中,该数个模式设定熔丝电路各包括一个当该设定码系就该模式设定熔丝电路来被设定时被破坏的决定熔丝,其中,该选择的步骤包括:当该等决定熔丝中之至少两者被破坏时,该等模式设定熔丝电路中之一者之设定码之有效化之根据一预定之优先权顺序的选择。36.如申请专利范围第35项所述之方法,其中,该半导体装置包括一改变熔丝,而且该优先权顺序系在该改变熔丝被破坏时被改变。37.一种用于控制一在一个与一设定码相符之模式下运作之半导体装置的方法,该设定码系从数个包括,被储存于数个包括一第一模式设定熔丝电路、一第二模式设定熔丝电路、及一第三模式设定熔丝电路之模式设定熔丝电路内之设定码,及一个对应于一外部模式设定讯号之设定码,的设定码中选择出来,该方法包含如下之步骤:就有效化而言选择后面之设定中之一者:该对应于该外部模式设定讯号的设定码,其系藉由维持该等模式设定熔丝电路于一个该等模式设定熔丝电路之熔丝系未被破坏的状态来被使成有效;一个与该第一模式设定熔丝电路之设定码相符之模式的设定,其系藉由破坏该第一模式设定熔丝电路的熔丝来被使成有效;一个与该第二模式设定熔丝电路之设定码相符之模式的设定,其系藉由破坏该第二模式设定熔丝电路的熔丝来被使成有效;一个与该第三模式设定熔丝电路之设定码相符之模式的设定,其系藉由破坏该第三模式设定熔丝电路的熔丝来被使成有效;一被使成无效之模式设定熔丝电路的设定码代替一被使成有效之模式设定熔丝电路的设定码,其系藉由破坏一个改变熔丝来被使成有效;及一个与该外部模式设定讯号相符之模式的设定,其系藉由破坏该无效熔丝及藉由使该等与第一、第二、和第三模式设定熔丝电路相符之模式的设定无效来被使成有效;及根据在该选择之步骤中的选择来执行有效化。38.如申请专利范围第37项所述之方法,其中,该数个模式设定熔丝电路各包括一个根据该相关之熔丝之破坏状态来储存该设定妈的模式储存熔丝,及一个决定该模式储存熔丝是否被破坏的决定熔丝,而且该选择的步骤包括:当该等模式设定熔丝电路中之至少两者的模式储存熔丝被破坏时,决定该等根据该等决定熔丝之破坏状态来要被有效化之模式设定熔丝电路之设定码之优先权顺序之有效化的选择。39.如申请专利范围第37项所述之方法,其中,一被无效化之模式设定熔丝电路之设定码的选择包括当该改变熔丝被破坏时改变该优先权顺序。图式简单说明:第1图是为一显示一种习知DRAM之第一例子的方块图;第2图是为一显示一种习知DRAM之第二例子的方块图;第3图是为一显示本发明之第一实施例之半导体装置的方块图;第4图是为一更详细地显示第3图之半导体装置的电路图;第5图是为一描绘一程式模式讯号与一位址码之波形的图表;第6图是为一显示与恢复区段相关之位址码位准的图表;第7图是为一显示与恢复区段相关之熔丝破坏图案的图表;第8图是为一描绘第4图之半导体装置之状态的图表;第9图是为本发明之第二实施例之半导体装置的详细电路图;及第10图是为一描绘第9图之半导体装置之状态的图表。 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