| 主权项 |
1.一种深次微米(Deep Sub-Micro)元件制程中浅沟渠隔离(Shallow Trench Isolation;STI)结构之制造方法,至少包含:提供一基材,其中该基材上依序堆叠有一垫氧化层(Pad Oxide Layer)与一第一介电层;定义该第一介电层与该垫氧化层,藉以暴露出部分之该基材;形成复数个浅沟渠隔离结构开口于暴露之该基材中;沉积一第二介电层于该第一介电层之表面及该些浅沟渠隔离结构开口中,其中该第二介电层填满该些浅沟渠隔离结构开口中,且在该第二介电层上形成有高度约高于该第一介电层之复数个凹槽;形成一光阻层于该第二介电层之表面;以及去除该光阻层及部分之该第二介电层,直至约暴露出该第一介电层的表面,藉以形成该些浅沟渠隔离结构。2.如申请专利范围第1项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中定义该第一介电层与该垫氧化层之步骤,系藉以形成复数个工作区域(Operation Domain)。3.如申请专利范围第1项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中该第一介电层之材料系为氮化矽(SiNx)。4.如申请专利范围第1项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中更包括在该些浅沟渠隔离结构开口上形成一衬氧化层。5.如申请专利范围第1项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中该第二介电层之材料系为二氧化矽。6.如申请专利范围第1项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中沉积该第二介电层之步骤系利用一化学气相沉积(CVD)法。7.如申请专利范围第6项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中沉积该第二介电层之步骤系利用一高密度电浆化学气相沉积(HDP-CVD)法。8.如申请专利范围第1项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中去除该光阻层及部分之该第二介电层之步骤系利用一化学机械研磨(CMP)制程。9.如申请专利范围第8项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中进行该化学机械研磨制程之步骤系利用一硬研磨垫来进行研磨。10.如申请专利范围第8项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中更包含在进行该化学机械研磨之步骤后,去除残余之该光阻层以及进行一化学机械研磨制程后(Post-CMP)之清洗。11.一种深次微米元件制程中浅沟渠隔离(STI)结构之制造方法,至少包含:提供一基材,其中该基材上已形成复数个第一介电层与复数个浅沟渠隔离结构开口;形成一第二介电层于该些第一介电层之表面及该些浅沟渠隔离结构开口中,其中该第二介电层填满该些浅沟渠隔离结构开口中,且在该第二介电层上形成有高度约高于该些第一介电层之复数个凹槽;形成一光阻层于该第二介电层之表面,且填满该些凹槽;以及进行一平坦化步骤,去除该光阻层及部分之该第二介电层,直至约暴露出该些工作区域的表面。12.如申请专利范围第11项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中形成该第二介电层之步骤系利用一高密度电浆化学气相沉积法。13.如申请专利范围第11项所述之深次微米元件制程中浅沟渠隔离结构之制造方法,其中该平坦化步骤系使用一化学机械研磨法。图式简单说明:第1A图至第1E图为习知技术之深次微米元件制程中,进行浅沟渠隔离结构之制程剖面图;以及第2A图至第2D图为本发明之一较佳实施例之深次微米元件制程中,进行浅沟渠隔离结构之制程剖面图。 |
