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发明名称
用于制造垂直积体电路之方法
摘要
本发明揭露一种制造一垂直积体电路的方法。积体电路被制造在具有预设弱黏结区域和强黏结区域之层体的一个基板上,而其中积体电路之诸解构层系制造于弱黏结区域处或于该弱黏结区域上。于是该等层体被剥除随后被黏结来生产一个垂直的积体电路。可黏结并堆叠任意数量的层体到一个别的垂直积体电路。本发明亦揭露建立造互连边缘及穿过基板之通路来形成层体及层体上之装置间互连的方法。
申请公布号
TW200428538
申请公布日期
2004.12.16
申请号
TW092132601
申请日期
2003.11.20
申请人
雷佛公司
发明人
斐利斯
分类号
H01L21/44
主分类号
H01L21/44
代理机构
代理人
恽轶群;陈文郎
主权项
地址
美国
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