镶嵌法闸极多突丘金氧半导体场效电晶体

摘要

本发明揭露含已掺杂之边壁(sidewalls)作为源极/汲极区之一种多突丘场效电晶体(FET)及其形成方法。在制造此结构，特别是当使用与几何形状无关之掺杂方法，如气相掺杂或电浆掺杂时，裸露之源极及汲极边壁使整个边壁能够均匀掺杂。此形成之元件具深度无关(depth independent)、精确地被控制启始电压(controlledthreshold voltage)、电流密度及每单位矽面积能有非常高的电流，当与先前技艺得以形成之装置比较下，这种装置可以相当高。利用一镶嵌法闸极(damascene gate)制程或一镶嵌法闸极取代(damascene replacement gate)制程，两者选其一来代替传统的消去蚀刻(subtractive etching)方法以提供作多突丘FET结构的方法。

主权项

1.一多突丘(multi-mesa)场效电晶体(FET)结构,包含:复数个含矽突丘区,每个突丘区具被掺杂(doped)边壁(sidewall)表面以形成源极及汲极区;每个该突丘区中有一通道区(channel region),该通道区电连接该源极及汲极区;一闸极介电质(gate dielectric)位于每个该突丘区之一表面上的该通道区之顶端;及一闸极导体(gate conductor)位于该闸极介电质顶端。2.如申请专利范围第1项之多突丘场效电晶体结构,其中该含矽突丘包含一绝缘层上覆矽(Silicon-on-insulator)晶片之一含矽层。3.如申请专利范围第1项之多突丘场效电晶体结构,其中该复数个含矽突丘区被组装(configured)成一巢状(nested)图案。4.如申请专利范围第1项之多突丘场效电晶体结构,其中该复数个突丘区被组装成一平行的(parallel)图案。5.如申请专利范围第1项之多突丘场效电晶体结构,其中该闸极介电质为一具有介电常数大于10的一介电材料。6.如申请专利范围第1项之多突丘场效电晶体结构,其中该源极及汲极系穿过该边壁表面被均匀的掺杂。7.一种形成一镶嵌法闸极场效电晶体(FET)结构的方法,包含以下步骤:提供一平坦结构,该平坦结构包含位于一含矽层顶端之一垫堆叠(pad stack);去除该垫堆叠的部分区域,以在该结构中定义至少一元件洞(device aperture);在该至少一元件洞中形成含一部分该含矽层的至少一突丘区,其中该至少一突丘区具有边壁部分;形成具有一开口(opening)的一介电材料(dielectricmaterial),其中该开口系露出该至少一突丘区的一部分;在该开口形成含有一通道区(channel region)、闸极介电质(gate dielectric)及闸极导体(gate conductor)的一第一闸极区,其中该通道区系进入该至少一突区丘以形成,而该闸极介电质及闸极导体则在该至少一突丘区上方形成;去除在该闸极区附近的介电材料且在该闸极导体所露出之垂直边壁上形成间隙壁(spacer);及在该至少一突丘区之该边壁部分形成源极及汲极区。8.如申请专利范围第7项之方法,进一步包含,在该闸极区形成之后,以两个阶段(stages)去除在该闸极区附近之该介电材料,该两个阶段包含第一阶段的一些步骤系去除在该至少一突丘区之边壁部份之上的该介电材料到该至少一突丘区顶端之上的高度;在该闸极导体所露出的垂直边壁上形成间隙壁;及去除覆盖在源极及闸极上遗留的介电材料使在该至少一突丘区的边壁部分完全地露出。9.如申请专利范围第7项之方法,进一步包含,藉形成FET的一种形式接着另一种形式,在其它突丘区形成与该第一闸极区相反极性(opposite polarity)之一第二闸极区,其中在每个重复循环(iteration)且不含FET特别形式的区域以一蚀刻阻抗及CMP阻抗硬罩盖住(blocked),在重复循环之后去除。10.如申请专利范围第7项之方法,进一步包含在至少一突丘区的顶端形成矽化物(silicide)或非矽化物接触(non-silicide contacts),其中该至少一突丘区包括源极及汲极区。11.如申请专利范围第7项之方法,其中该源极及汲极区的形成系以一种气相掺杂制程、一种电浆掺杂制程、一种有角度的(angled)离子植入或一种以上所述制程之结合。12.如申请专利范围第7项之方法,在形成该通道区之前在该开口处形成间隙壁,该间隙壁之形成系先去除覆盖于通道区上且在该至少一突丘区顶端以上之一高度的介电材料;在该介电材料所露出之垂直边壁上形成间隙壁;及去除覆盖在该至少一突丘区的介电材料以露出该边壁部分。13.如申请专利范围第7项之方法,该至少一元件洞系充填两种材料之交替层(alternating layers),其中一种阻抗一蚀刻化学特性而另一种则可轻易地被该蚀刻化学特性所蚀刻,该交替层系用于定义该至少一突丘区。14.一种形成一场效电晶体的方法,包含步骤为:提供一平坦的结构,该平坦结构包含位于一含矽层之一表面顶端的一图案化垫堆叠,该图案化垫堆叠被延伸进入该含矽层之浅沟渠隔离所包围。以一氮化层内衬(lining)含有该图案化垫堆叠之该结构;提供一氧化层,该氧化层系与位于该图案化垫堆叠之一上表面顶端之该氮化层之一表面共平面,及去除该氮化层及该图案化垫堆叠的一部分以形成至少一元件洞;在该至少一元件洞形成至少一突丘区,其中该至少一突丘区包含边壁部分;在该至少一突丘区形成一突丘充填材料(mesa fillmaterial);在该至少一突丘区之该边壁部分形成源极及汲极区;去除该突丘充填材料以露出该至少一突丘区之一部分;及在该至少一突丘区形成含有一通道区(channel region)、闸极介电(gate dielectric)及闸极导体(gate conductor)的一第一闸极区,其中该通道区系进入该至少一突区丘以形成,而该闸极介电及闸极导体则在该至少一突丘区上方形成。15.如申请专利范围第14项之方法,进一步包含在其他突丘区按次序地掺杂每一种形式的源极及汲极以形成与该第一闸极区相反电性(opposite polarity)的一第二闸极区,其中在每一重复循环(iteration)中,露出作为FET的一种形式之源极及闸极,及掺杂该露出之源极及闸极区,藉沉积介电质充填露出源极及汲极之上的体积并平坦化,使此介电质表面的顶端与该介电质充填材料的顶端表面同一水平。16.如申请专利范围第14项之方法,进一步包含介于浅沟渠隔离的形成及至少一元件洞的形成之间之一制程步骤,该制程步骤包含部分地去除该浅沟渠隔离区及内衬(lining)该结构,该结构包含该垫堆叠,该垫堆叠具有一矽氮化层或对二氧化矽之湿式蚀刻化学特性阻抗的一材料层;及提供一第二二氧化矽层,该第二二氧化矽层与位于该垫堆叠一上层表面顶端的该氮化层之一表面共平面,及去除该氮化层及该垫堆叠的一部分以形成至少一元件洞。17.如申请专利范围第14项之方法,其中该闸极介电质是具有一介电常数约10或更高之一高介电系数之介电质。18.如申请专利范围第14项之方法,进一步包含在源极及汲极所露出突丘结构上形成矽化物或非矽化物接触。19.如申请专利范围第14项之方法,进一步包含填充间隔(spaces),该间隔介于至少一突丘区之间有一绝缘材料或一导体材料的边壁部分中。20.如申请专利范围第14项之方法,其中该源极及汲极区系藉由一气相掺杂制程、一电浆掺杂制程,有角度的离子植入或以上之结合所形成。图式简单说明:图1到图23为说明本发明之第一实施例所使用的基本制程步骤之示意图,即为镶嵌法闸极实施例。图24为显示本发明之第一实施例之另一选择性(optional)的制程步骤。图25到图42为说明本发明之第二实施例所使用的基本制程步骤之示意图,即为镶嵌法闸极取代实施例。