| 主权项 |
1.一种快取记忆体,包括:复数个通道,用于储存位址资讯;复数个比较电路,每一比较电路耦合以接收一位址,并进而接收储存在复数个通道中之资料;以及复数个感测放大器,其传输储存在复数个通道中之资料至一输出,其中每一感测放大器由一快取命中信号启动。2.如申请专利范围第1项的记忆体,该记忆体系一N通路的集合联属快取记忆体,该联属记忆体具有由一个第一字中的第二通路所跟随的第一通路顺序,及由该第二字中该第一通路跟随的该第二通路顺序。3.如申请专利范围第1项的记忆体,进一步包括一个比较电路,其将储存在该记忆体的标签资讯与一个供给至该记忆体的位址比较。4.如申请专利范围第3项的记忆体,其中当标签资讯匹配该位址时,该比较电路产生该第一快取命中信号。5.一种快取记忆体,包含:第一及第二通道;第一及第二比较电路,其经耦合可接收一位址,该第一比较电路进一步经耦合可接收在该第一通路中储存的资讯,且产生一个第一快取命中信号,及一第二比较电路经耦合可接收储存在该第二通路中的资料讯号,且产生一第二快取命中信号;及第一及第二感测放大器,传输在该各别第一及第二通路中储存的资料至一输出,其中该第一感测放大器系由该第一快取命中信号致能及该第二感测放大器系由该第二快取命中信号致能。6.如申请专利范围第5项的快取记忆体,其中该快取记忆体具有一个由该第一方块中该第二通路所跟随的第一通路,及由该第二方块中第一通路所跟随的该第二通路。7.如申请专利范围第5项的快取记忆体,其中该快取记忆体藉由施加一虚拟位址而定址。8.如申请专利范围第5项的快取记忆体,其中该快取记忆体藉由加一实体位址而定址。9.一种具有至少第一及第二通路的快取记忆体,该快取记忆体包含:第一及第二感测放大器,其经致能藉以传送该各别第一及第二通路储存的资料至一输出,其中一第一快取命中信号致能该第一感测放大器及一第二快取命中信号致能该第二感测放大器。10.如申请专利范围第9项的快取记忆体,其中该快取记忆体被组织成具有由一第一方块中该第二通路所跟随的该第一通路,及由一第二方块中该第一通路所跟随的该第二通路。11.如申请专利范围第9项的快取记忆体,进一步包含:一第一比较电路,其经耦合可接收一个位址信号及该第一通路中储存的资料,且产生该第一快取命中信号。12.如申请专利范围第11项的快取记忆体,进一步包含:一第二比较电路,其经耦合可接收该位址信号及该第二通路中储存的资料,且产生该第二快取命中信号。13.一种用于快取之装置,包含:一快取记忆体中的第一及第二通路,其具有由一第一方块中该第二通路所跟随的该第一通路,及由一第二方块中该第一通路所跟随的该第二通路;及第一及第二感测放大器,将该各别第一及第二通路储存的资料传送至一输出,其中一第一快取命中信号致能该第一感测放大器及一第二快取命中信号致能该第二感测放大器。14.如申请专利范围第13项的装置,进一步包括第三及第四通路,该第三及第四通路具有由该第一方块中该第四通路所跟随的该第三通路,及由该第二方块中该第三通路所跟随的该第四通路。15.如申请专利范围第13项的装置,进一步包含第一及第二比较电路,其经耦合方式接收一位址,该第一比较电路进一步经耦合可接收在该第一通路中储存的资料及产生该第一快取命中信号,且该第二比较电路经耦合可接收在该第二通路中储存的资料,及产生该第二快取命中信号。16.如申请专利范围第13项的装置,进一步包含:一记忆体管理单元,其耦合至该快取记忆体;及另一记忆体,耦合至该快取记忆体。17.一种用于快取之方法,包括下列步骤:储存位址资讯于复数个通道中;传输来自复数个通道之储存位址资讯至复数个感测放大器;传输储存在复数个通道中之资料至复数个感测放大器;以及以快取命中信号启动复数个感测放大器。18.如申请专利范围第17项的方法,进一步包括:比较一位址与一第一通路中储存的资料,以产生该第一快取命中信号,且比较该位址与一第二通路中储存的资料,以产生该第二快取命中信号。19.如申请专利范围第18项的方法,进一步包括:配置一个由一第一字中第二通路所跟随的第一通路,且调换其顺序,以便该第二通路跟随一第二字中的该第一通路。20.如申请专利范围第17项之方法,包含:从一单循环取回动作中快取记忆体的第一通路,读取复数个字。21.如申请专利范围第20项的方法,进一步包含组织邻接一第一字中第二通路的第一通路,且调换一第二字中该第一及第二通路的顺序。22.如申请专利范围第17项之方法,包含:确保多通路命中信号由一快取记忆体读取资料字。23.如申请专利范围第22项的方法,进一步包括:确保该多通路命中信号,且在一取回动作期间,致能感测放大器。24.如申请专利范围第23项的方法,进一步包括:耦合该感测放大器至至少二通路。25.如申请专利范围第24项的方法,其中耦合该感测放大器至至少二通路的步骤,进一步包括将一感测放大器多路传输至该至少二通路。26.如申请专利范围第23项的方法,进一步包括:根据该快取记忆体的操作,选择一通路,以传输资料至该一感测放大器。图式简单说明:图1图示一具有N通路集合联属快取记忆体的电脑系统;图2系一图1图示快取记忆体的方块图;图3系一说明如本发明快取记忆体的时序图;及图4系一如本发明之图1快取记忆体实际配置的方块图。 |
