| 主权项 |
1.一种MOS制程中二极体的布局结构,包括:一基底,其中该基底为第一型掺杂;一第一离子井,形成在该基底的上面,其中该第一离子井为第二型掺杂;一第一离子掺杂区,形成在该第一离子井之区域的上面,其中该第一离子掺杂区为第一型掺杂;一第二离子掺杂区,形成在该第一离子井之区域的上面,位于该第一离子掺杂区的旁边,而没有接触到该第一离子掺杂区,其中该第二离子掺杂区为第二型掺杂;一第二离子井,形成在该基底的上面,环状围绕该第一离子井,而没有接触到该第一离子井,其中该第二离子井为第二型掺杂;以及一第三离子掺杂区,呈环状形成在该第二离子井之区域的上面,并且该第三离子掺杂区电性连接至该第一离子掺杂区,其中该第三离子掺杂区为第二型掺杂;其中该基底经由一第四离子掺杂区而电性连接至一固定电压,该第四离子掺杂区为第一型掺杂且位于呈环状之该第二离子井的外围,而没有接触到该第二离子井。2.如申请专利范围第1项所述之MOS制程中二极体的布局结构,其中该基底系为一p型基底。3.如申请专利范围第1项所述之MOS制程中二极体的布局结构,其中该第一离子井与该第二离子井系为一n型离子井。4.如申请专利范围第1项所述之MOS制程中二极体的布局结构,其中该第一离子掺杂区系为一重p型离子掺杂区。5.如申请专利范围第1项所述之MOS制程中二极体的布局结构,其中该第二离子掺杂区与该第三离子掺杂区系为一重n型离子掺杂区。6.如申请专利范围第1项所述之MOS制程中二极体的布局结构,其中该第四离子掺杂区系为该重p型离子掺杂区。7.如申请专利范围第1项所述之MOS制程中二极体的布局结构,其中该第一离子掺杂区与该第三离子掺杂区以一金属接触做电性连接。8.一种MOS制程中二极体的布局结构,包括:一基底,其中该基底为第一型掺杂;一氧化层,形成在该基底的上面;一第一离子掺杂区,形成在该氧化层之区域的上面,其中该第一离子掺杂区为第一型掺杂;一第二离子掺杂区,形成在该氧化层之区域的上面,位于该第一离子掺杂区的旁边,并且有接触到该第一离子掺杂区;以及一第三离子掺杂区,形成在该氧化层之区域的上面,位于该第二离子掺杂区的旁边,并且有接触到该第二离子掺杂区,其中该第三离子掺杂区为第二型掺杂。9.如申请专利范围第8项所述之MOS制程中二极体的布局结构,其中该基底系为一p型基底。10.如申请专利范围第8项所述之MOS制程中二极体的布局结构,其中该第一离子掺杂区系为一重p型离子掺杂区。11.如申请专利范围第8项所述之MOS制程中二极体的布局结构,其中该第二离子掺杂区系为一轻p型离子掺杂区与一轻n型离子掺杂区的二者其中之一。12.如申请专利范围第8项所述之MOS制程中二极体的布局结构,其中该第三离子掺杂区系为一重n型离子掺杂区。13.一种MOS制程中二极体的布局结构,包括:一基底,其中该基底为第一型掺杂;一离子井,呈环状形成在该基底的上面,其中该离子井为第二型掺杂;一第一离子掺杂区,形成在该基底的上面,位于呈环状之该离子井的内围,而没有接触到该离子井,其中该第一离子掺杂区为第一型掺杂;一第二离子掺杂区,形成在该基底的上面,位于呈环状之该离子井的内围,并位于该第一离子掺杂区的旁边,而没有接触到该离子井与该第一离子掺杂区,其中该第二离子掺杂区为第二型掺杂;一深层离子井,形成在该基底之中,位于该第一离子掺杂区与该第二离子掺杂区的下面,而没有接触到该第一离子掺杂区与该第二离子掺杂区,且位于呈环状之该离子井的内围,并且有接触到该离子井,其中该深层离子井为第二型掺杂;以及一第三离子掺杂区,形成在呈环状之该离子井的内围与该深层离子井的上面,并且有接触到该第一离子掺杂区、该第二离子掺杂区、该离子井与该深层离子井;其中该基底经由一第四离子掺杂区而电性连接至一固定电压,该第四离子掺杂区为第一型掺杂且位于呈环状之该离子井的外围,而没有接触到该离子井。14.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该基底系为一p型基底。15.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该离子井系为一n型离子井。16.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该第一离子掺杂区系为一重p型离子掺杂区。17.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该第二离子掺杂区系为一重n型离子掺杂区。18.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该深层离子井系为一深层n型离子井。19.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该第四离子掺杂区系为该重p型离子掺杂区。20.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该第一离子掺杂区与该第二离子掺杂区中具有最高电位的掺杂区和该离子井以一金属接触做电性连接。21.如申请专利范围第13项所述之MOS制程中二极体的布局结构,其中该第三离子掺杂区系为一轻p型离子掺杂区。图式简单说明:第1图绘示电压提升电路图;第2图绘示习知二极体布局在MOS晶片的结构图;第3图绘示本发明第一种二极体布局在MOS晶片的结构图;第4图绘示本发明第二种二极体布局在MOS晶片的结构图;以及第5图绘示本发明第三种二极体布局在MOS晶片的结构图。 |
