| 摘要 |
<p>Circuit décodeur pour mémoire RAM statique intégrée monolithiquement, et constitué d'une porte logique NON-OU (P1), qui est formée d'une série de transistors à effet de champ dont les grilles reçoivent les n signaux codés d'adressage de la mémoire ou leurs complémentaires, dont les sources sont reliées à la masse et dont les drains sont interconnectés et forment la sortie de la porte NON-OU (P1), qui est reliée à une borne d'alimentation (VDD1) par l'intermédiaire d'une charge et qui est reliée à la grille d'un transistor d'un étage inverseur de sortie, caractérisé en ce que la source du transistor de l'étage inverseur est raccordée aux drains communs d'une deuxième série de transistors, qui forment une deuxième porte NON-OU (P2), les drains communs formant la sortie du circuit décodeur et les sources des transistors de la deuxième série étant reliées à la masse, en ce que la deuxième série de transistors reçoit sur ses grilles les n signaux codés d'adressage et en ce que la première et la deuxième séries de transistors comportent un transistor de sélection, dont la grille reçoit le signal de sélection du boîtier SB, ce signal de sélection de boîtier étant appliqué aux transistors de sélection après l'application des signaux codés d'adressage de mémoires aux deux portes NON-OU (P1,P2). Application: Mémoires-caches ultrarapides</p> |
