| 主权项 |
1.具有低电路电阻値之积体电路半导体结构包括半导体原料基;配置于所述基体上之第一层导电半导体,构成电晶体装置源极元件;配置于所述基体上之第二层导电半导体,构成电晶体装置吸极元件;配置于所述基体上之第三层导电半导体,构成电晶体装置闸极元件;叠置于第一和第二电晶体元件层至少一层之上之埋设接触结构,此埋设接触结构包括叠置于所述至少一电晶体元件层上材料之扩散,及配置于此叠置扩散材料之聚硅材料重叠层;此埋设接触结构扩散材料具有较导电半导体至少一电晶体元件层之电阻为低之电阻値。2.根据上述请求专利部份第1.项所述之积体电路半导体结构,其中之埋设接触结构系叠置于第一电晶体源极元件层,以提供低电阻径路给所述源极元件层。3.根据上述请求专利部份第1.项所述之积体电路半导体结构,其中之埋设接触结构系叠置于第一电晶体源极元件层及第二电晶体吸极元件层上,用以提供低电阻径路给第一和第二电晶体源极和吸极层。4.根据上述请求专利部份第1.项所述之积体电路半导体结构,其中之第一和第二电晶体源和吸极皆由移植于半导体积体内之硼所构成,此等硼质层具有第一电阻値,其中之埋设接触扩散材料系为具有较硼质层电阻値为小之第二电阻値之磷扩散,使该埋设接触结构提供电阻较第一和第二电晶体元件层中至少其一者为低之电流径路。5.根据上述请求专利部份第1.项所述之积体电路半导体结构,进一步包括配置于基体上作为电路相互连接之聚硅线,及配置于聚硅线下以减少线连接之整体电阻之扩散埋设接触结构。 |
