| 主权项 |
l.一种供在实际时间基础上处理视频信号抽样之视频处理系统,其备有至少一个视频处理器单位以从所供应之视频信号抽样获得信号,让信号适于驱动一影像单位,此视频处理器单位含至少一个处理器模件于处理器元件在时间上并行工作,该系统包含至少一个算术及/或逻辑处理元件及至少一个记忆体处理元件,及一个纵横交换开关,处理器模件之输入信号及自属于各个处理器模件之处理器元件之输出信号可供应于该开关,并从该开关上可获得属于该处理器模件供处理器元件之输入信号及自处理器模件之输出信号,视频处理器系统尚备有一时钟装置以控制视频处理器单位,该时钟装置之频率与获得视频信号抽样之频率具有固定关系。2﹒根据申请专利范围第l项所述之视频处理器系统,其中备有至少2个视频处理器单位,该单位含有开关装置可使成为串联、并联及/或回授之构型。3﹒根据申请专利范围第l或第2项所述之视频处理系统,其中至少一个场记忆体与一视频处理器单位构成连络。4﹒根据申请专利范围第1或2项所述之视频处理系统,其中每一个视频处理器单位均备有3个共同连接之处理器模件。5﹒根据申请专利范围第1或2项所述之视频处理系统,其特征为:其中每一视频处理单位之构造为一独立积体电路。6﹒根据申请专利范围第1或2项所述之视频处理系统,其中在不同视频处理单位之处理模件间连接,每一处理模件均与属于各个视频处理单位之多工器/解多工器连接视频处理单位间资料路径宽度所占之晶片数目较处理器模件之资料输入及资料输出信号为少。7﹒根据申请专利范围第l项所述之视频处理系统,其中每一处理器模件,均备有3个算术及/或逻辑处理元件,2个记忆体处理元件及一个闸处理元件。8﹒根据申请专利范围第7项所述之视频处理系统,其中每一处理器元件均与一相等之输入电路连接,其中与该输入电路共同构成一纵横交换开关。9.根据申请专利范围第7项所述之视频处理器系统,其中之算术及/或逻辑处理器系统(MILL)含一算术及/或逻辑元件(ALE)及一控制元件(CTRM) 。10﹒根据申请专利范围第7项所述之视频处理系统,其中记忆体处理元件含一记忆体元件(ME)及一控制元件(CTRS) 。11﹒根据申请专利范围第7项所述之视频处理系统,其中闸处理器元件系由一资料缓冲器及一控制元件(CTRG)所构成。12﹒根据申请专利范围第9项所述之视频处理系统,其中每个控制元件均含一程式记忆体。13﹒根据申请专利范围第12项所述之视频处理系统,其中之程式记忆体系构造成RAM记忆体及其中之每一试频处理单位均备有一起始滙流排,程式记忆体即经由该滙流排所负载。14﹒根据申请专利范围第12项所述之视频处理系统,其中之程式记忆体系构造ROM记申请体,个别控制程式即被永久输至该记忆体。15﹒根据申请专利范围第13项所述之视频处理系统,其中之起始滙流排系一串联晶片滙流排,其中之每一控制元件含一起始电路,由该电路之助,经该串联晶片滙流排所馈送之信号被变成为并联形式并馈至各个程式记忆体。16﹒根据申请专利范围第10项或15项所述之视频处理系统,其中之记忆体元件(ME)备有资料记忆体及其中之各个记忆体处理元件含一装置,将得自该记忆体处理元件中之起始电路之并联信号传送至资料记忆体。17﹒根据申请专利范围第9项或10项所述之视频处理系统,其中之数字及逻辑元件(ALE)及记忆体元件(ME) 均备有地下记存器,此记存器构成与纵横交换开关之相对输出之连接。18﹒根据申请专利范围第11项所述之视频处理系统,其中之资料缓冲器系在闸处理器元件内形成,与在输入/输出波道中之地下记存器数目一样多。19﹒根据申请专利范围第17项所述之视频处理系统其中之地下记存器乃根据一固定之顺序被写入,而读出时之顺序则由各相关处理元件之程式记忆体中之程式来决定。20﹒根据申请专利范围第19项所述之视频处理系统,其中之地下记存器含一相减电路,其中之供各别地下记存器用之一绝对读出位址可藉减去一个由写入位址程式记忆体供应之相对读出位址RAD而获得。21﹒根据申请专利范围第12项所述之视频处理系统,其中每一程式记忆体均提供一定期无分枝指示之容量。22﹒根据申请专利范围第21项所述之视频处理系统,其中每周期含最大为十六个指示。23﹒根据以上申请专利范围第l项所述之视频处理系统,其中每一视频处理器单位均含一时钟电路以产生一27MHz时钟信号,在该时钟装置控制下供处理模件之用。24﹒根据申请专利范围第6项所述之视频处理系统,其中之多工器/解多工器电路由得自时钟装置之54MHz时钟信号控制。25﹒根据申请专利范围第l项所述之视频处理系统,其中时体装置之频率与在视频处理系统视频线发生之频率有固定关系。26﹒根据申请专利范围第l项所述之视频处理系统,其中每一视频处理单位含一消除信号导体,与所有处理器元件共用。27﹒根据申请专利范围第10项所述之视频处理系统,其中在每一处理模件中记忆体处理元件之记忆体模件(ME)之容量当与合并时足够存储与视频线相关之资料。图示简单说明:图1显示本发明之视频处理器系统之一范例。图2显示一单一视频处理器单位之结构之范例。图3显示一单一处理器模件之可能结构。图4显示一处理器模件之算术及逻辑处理器元件之具体实例。图5显示详细之地下记存器之一具体实例。图6显示一处理器模件之记忆处理器元件之具体实例。图7为一处理器模件之闸处理器元件之一具体实例。图8为在另一处理器元件中装载程式记忆体用之起始滙流排。 |
