| 主权项 |
1.一种不变性记忆器障列,包含有:多列之模组,每一个模组包括有多列之记忆单元和多行之记忆单元,其中每一个记忆单元具有一个控制电极和在第一和第二电极之间的一个电流路径;多个列线于前述每一模组中,每一个列线连接到一个别之列记忆单元之每一个记忆单元之控制电极;多个地线一行线和多个分段输出一行线,该记忆单元之每一个第一电极连接到该地线一行线,该记忆单元之每一个第二电极连接到该分段输出一行线,每一个分段输出一行线经由第一逻辑开关连接到一个输入/输出电路线;一个列解码装置,用来选择和接达该列线;二个行解码装置,用来选择和启动该分段输出一行线;其中一个模组之每一个列线电的连接到其他每一个模组的每一个列线;和其中该行解码装置之输出电的连接到该第一逻辑开关之控制电极。2.如上述申请专利范围第1项所述之记忆器阵列,其中该记忆器阵列之该地线一行线被分段,其中每一个地线一行线之一端电的连接到一个电压供给电源和其另外一端经由一个第二逻辑开关电的连接到一个参考电压电源,和其中该行解码装置之输出电的连接到该第二逻辑开关之控制电极。3.如上述申请专利范围第1项所述之记忆器阵列,其中该模组之每一个第一逻辑开关经由一个第三逻辑开关电的连接到该输入/输出电路,和其中该第三逻辑开关电的连接到该行解码装置之输出。4.如上述申请专利范围第1项所述之记忆器阵列,其中该记忆器阵列之每一个地线-行线被分段,其中在一个模组中之单元之该多个行之每一行之记忆单元之每一个第一电极连接到该分段地线-行线,其中该每一地线一行线之一端电的连接到一个电压供给电源和其另外一端经由一个第二逻辑开关电的连接到一个参考电压电源,其中该行解码装置之输出电的连接到该第二逻辑开关的控制电极,其中该模组之每一个第二逻辑开关经由一个第三逻辑开关电的连接到该参考电压电源,和其中该第三逻辑开关电的连接到该行解码装置的一个输出。5.一种不变性记忆器阵列,包含有:多列之模组,每一个模组包括有多列之记忆单元和多行之记忆单元,其中每一个记忆单元具有一个控制闸极和在源极和吸极之间的一个电流路径;多个列线,每一个列线连接到在一个别之列记忆单元之每一个记忆单元之该控制闸极;多个第一及第二分段行线,该记忆单元之每一个源极连接到该第一分段行线,该记忆单元之每一个吸极连接到该第二分段行线,每一个第一分段行线连接到一个电压电源,每一个第二分段行线经由第一转送闸电晶体连接到一个输入/输出电路;一个列解码电路,用来选择和接达该列线;一个行解码电路,用来选择和启动该分段行线;其中一个模组之每一个列线电的连接到其他之每一个模组的每一个列线;和其中该行解码电路之输出电的连接到该第一转送闸电晶体之闸极。6.如上述申请专利范围第5项所述之记忆器阵列,其中该第一分段行线之一端电的连接到一个电压供给电源和将其另外一端经由一个第二转送闸电晶体电的连接到一个参考电压电源,和其中该行解码电路之输出电的连接到该第二转送闸电晶体之闸极。7.如上述申请专利范围第5项所述之记忆器阵列,其中该每一个第一转送闸电晶体经由一个第二转送闸电晶体电的连接到该输入/输出电路,和其中该第二转送闸电晶体电的连接到该行解码电路之输出。8.如上述申请专利范围第5项所述之记忆器阵列,其中该第一记忆器阵列之分段行线之一端电的连接到一个电压供给电源和将其另外一端经由一个第二转送闸电晶体电的连接到一个参考电压电源,其中该行解码电路之输出电的连接到该第二转送闸电晶体之闸极,其中该模组之每一个第二转送闸电晶体经由一个第三转送闸电晶体电的连接到参考电压电源,和其中该第三转送闸电晶体之一闸极电的连接到该行解码电路之输出。9.一种不变性记忆器阵列,包含有:多列和多行之模组,每一个模组包括有多列之记忆单元和多行之记忆单元,其每一个记忆单元具有一个控制电极和第一和第二电极之间的一个流路径;多个列线于前述每一模组中,每一个列线连接到一个别之列记忆单元之每一个记忆单元之控制电极;多个地线-行线和多个分段输出-行线于前述每一模组中,该记忆单元之每一个第一电极连接到该地线-行线,该记忆单元之每一个第二电极连接到该输出-行线,每一个地线-行线连接到至少为一个之电压电源,每一个输出-行线经由第一逻辑开关和经由第二逻辑开关连接到一个输入/输出电路;一个列解码电路,用来选择和接达该列线;一个行解码电路,用来选择和启动该分段输出一行线;其中一个模组之每一个列线电的连接到其他每一个模组的每一个列线;其中该模组之每一个输出-行线电的连接到其他每一个模组的每一个输出-行线;和其中该行解码电路之输出电的连接到该第一逻辑开关和该第二逻辑开关的闸极。10.如上述申请专利范围第9项所述之记忆器阵列,其中该记忆器阵列之该地线-行线被分段,其中每一个地线-行线之一端电的连接到一个电压供给电源和其另外一端经由一个第三逻辑开关电的连接到一个参考电压电源,和其中该行解码电路之输出电的连接到该第三逻辑开关之闸极。11.如上述申请专利范围第9项所述之记忆器阵列,其中该记忆器阵列之每一个地线-行线被分段,其中在一个模组之单元之该多个行之每一行之记忆单元之每一个第一电极连接到一个别之该分段地线-行线,其中该地线-行线之另外端经由一个第三逻辑开关电的连接到一个参考电压电源,其中该行解码电路之输出电的连接到每一个第三逻辑开关,其中该模组之每一个第三逻辑开关组由一个第四逻辑开关电的连接到该参考电压电源,和其中该第四逻辑开关电的连接到该行解码电路之输出。12.一记忆器阵列,包含有:多列和多行之模组,前述每一个模组包括有多列和多行之记忆单元和多个字线,前述每一个记忆单元具有一控制电极,一第一电极,以及一第二电极,前述每一个字线系耦合至前述一个别之列记忆单元中之记忆单元之控制电极;以及一个列解码器其用以于前述每一个模组中同时选择前述多个字线中之一个字线。13.如上述申请专利范围第12项所述之记忆器阵列,其中前述列解码器包括有多个第一输出端子,前述每一个第一输出端子系耦合至前述每一个模组中之一个别之字线。14.如上述申请专利范围第12项所述之记忆器阵列,其中前述每一个模组复包含多个分段位元线,前述每一个分段位元线系耦合至前述一个别之记忆单元行中之记忆单元之第二电极。15.如上述申请专利范围第14项所述之记忆器阵列,复包含一个行选择装置其用以选择前述多个分段位元线中之一个位元线。16.如上述申请专利范围第15项所述之记忆器阵列,其中前述行选择装置包含多个第一逻辑开关以及一个行解码器其具有多个输出端子,前述每一个输出端子系耦合至前述一个别之第一逻辑开关之控制电极,前述每一个第一逻辑开关系介于前述一个别之分段位元线与一输入/输出电路之间耦合。17.如上述申请专利范围第15项所述之记忆器阵列,其中前述行选择装置包括有多个第一逻辑开关,多个第二逻辑开关,以及一个行解码器其具有多个第一输出端子及多个第二输出端子,前述每一个第一逻辑开关系耦合至前述一个别之分段位元线,前述每一个第二逻辑开关系介于该等第一逻开关之间耦合,该等第一逻辑开关系耦合至前述一个别之模组之分段位元线与一输入/输出电路处,前述每一个第一输出端子系耦合至前述第一逻辑开关之控制电极,前述第一逻辑开关之每一个逻辑开关系耦合至一个别模组中之一分段位元线,前述每一第二输出端子系耦合至前述一个别之第二逻辑开关之控制电极。18.如上述申请专利范围第12项所述之记忆器阵列,复包含多个地线-行线,每一地线-行线系耦合至前述模组之一行中之每一模组中之多个记忆单元行之一个别之记忆单元行之第一电极,每一个地线-行线系于一端耦合至一个电压电源并于另一端经由一个第一逻辑开关耦合至一个参考电压电源。19.如上述申请专利范围第12项所述之记忆器阵列,其中每一个模组包括有多个分段地线-行线,每一个分段地线-行线系耦合至前述一个别之记忆单元行中之第一电极,每一个分段地线-行线线系于一端耦合至一个电压电源并于另一端经由一个第一逻辑开关耦合至一个参考电压电源。20.如上述申请专利范围第19项所述之记忆器阵列,复包含一个行选择装置其用以选择前述多个分段地线-行线中之一个地线-行线。21.如上述申请专利范围第20项所述之记忆器阵列,其中前述行选择装置包含一个行解码器其具有多个输出端子,前述每一个输出端子系耦合至前述一个别之第一逻辑开关之一控制电极。22.如上述申请专利范围第20项所述之记忆器阵列,其中前述行选择装置包括有多个第二逻辑开关以及一个行解码器其具有多个第一输出端子与多个第二输端子,前述每一个第二逻辑开关系介于该等第一逻辑开关之间耦合,该等第一逻辑开关系耦合至前述一个别之模组之分段地线-行线与前述参考电压电源处,前述每一个第一输出端子系耦合至前述第一逻辑开关之控制电极,前述每一个别之第一逻辑开关系耦合至一个别之模组中之一个分段地线-行线处,前述每一个第二输出端子系耦合至前述一个别之第二逻辑开关之一控制电极。23.如上述申请专利范围第12项所述之记忆器阵列,其中 |
