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1888871.一种积体电路中的CMOS缓冲电路,系由两个分别为上面的FET(MP1)及下面的FET(MN1)的输入反相级,以及一个输出反相级(MN1,MP2)连结起来,提供一个输出为CMOS信号水准而输入为不同信号水准者(例如TTL水准),该电路防止当输入信号够高能打开下面的FET(MN1)但却不够高到关掉上面的FET(MP1)时,输入级两个FET同时导通,包含: 一个可控制电源级,连接在该上面FET源极节点18和电源供应端(VDD); 装置,用来连接可控制电源级,接收输出反相级送来的控制信号;一个电容(MN3),连接在节点18和地之间; 装置,用来储存电荷当输出的信号是低电位时,可由控制电源级来提供充电电流; 因而当输入下降时电容提供暂态所需的电流来充电输出反相级,且因而当输入上昇时,第三个FET断路,防止电流流入输入反相级; 装置,当电源第一次加在电源端时,用来储存初始电荷。2.如申请专利范围第1项之CMOS缓冲电路,其中可控制电源供应级系由和输入反相级上面FET(MP1)同种导电型态的FET(MP3)所组成者。3.如申请专利范围第2项之CMOS缓冲电路,其中该FET(MP3)的源极系接至电源供应端(VDD),而其泄极接至可控制电源节点者。4.如申请专利范围第3项之CMOS缓冲电路,其中电源级的FET的连接,使得其和输入反相级上面的FET一起导通或断路。5.如申请专利范围第4项之CMOS缓冲电路,其中该电容系由第四个FET(MN3)的闸极接至可控制电源节点所构成者。6.如申请专利范围第5项之CMOS缓冲电路,其中用来提供初始电压给电容的装置,包含第五个FET(MP4)连接在电源供应端及可控制电源节点之间,以及另一装置以提供一个脉冲,当电源第一次被加上时,暂时打开第五个FET。7.如申请专利范围第6项之CMOS缓冲电路,其中用来导通第五个FET的装置,系使用一种计时电路,来产生一个脉冲打开第五个FET,直到电容上的电压到达一定的电压,才关掉第五个FET者。8.如申请专利范围第7项之CMOS缓冲电路,其中计时电路,可由一个电容和一个电阻分别有一端连至第五个FET的闸极来组成,而电容的另一端接至地,电阻的另一端接至电源供应端,因此第五个FET当电源刚被接上时会暂时的打开,且当电容上的电压接近电源端的电压时会关上第五个FET。9.如申请专利范围第6项之CMOS缓冲电路,其中使第五个FET导通的装置,包含由一种能反应电源端上升而打开第五个FET,且在一段足够充电电容的时间后,关掉第五个FET的装置所构成者。10.如申请专利范围第9项之CMOS缓冲电路,其中使第五个FET导通的装置包含放大器,以整形电源端的上升电压而产生一个启动脉冲。11.如申请专利范围第6项之CMOS缓冲电路,当多数个该电路连接时,其中该多数个电路包含一个该第五个FET来提供电容一个初始电压,一种提供一个脉冲的装置,及一种由该脉冲使该第五个FET开关的装置。 |
