| 摘要 |
<P>L'invention concerne une cellule mémoire comprenant deux ensembles incluant chacun des premier à troisième transistors (MP1, MN1, MN5; MP2, MN2, MN6) reliés en série entre des potentiels haut (Vdd) et bas (Vss), à canaux P, N et N, respectivement. La grille de l'un des transistors à canal N de chaque ensemble est relié au nœud de sortie (Q, Q*) de l'autre ensemble et la grille de l'autre transistor à canal N de chaque ensemble est relié à la grille du premier transistor du même ensemble. Un quatrième transistor (MP3, MP5) à canal P associé à chaque ensemble, est relié entre le potentiel haut (Vdd) et la grille du premier transistor (MP1, MP2) de l'ensemble. Un cinquième transistor (MP4, MP6) à canal P associé à chaque ensemble, est relié entre la grille du premier transistor de l'ensemble et une ligne de lecture/écriture (RW) ou le potentiel bas (Vss).</P>
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