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<P>L'invention concerne une cellule mémoire comprenant deux ensembles incluant chacun des premier à troisième transistors (MP1, MN5, MN1; MP2, MN6, MN2) reliés entre des potentiels haut et bas (Vdd, Vss), le premier transistor (MP1, MP2) étant à canal P et les deuxième et troisième à canal N. La grille du troisième transistor de chaque ensemble est reliée au nœud de sortie de l'autre ensemble, et la grille du deuxième transistor de chaque ensemble est reliée à la grille du premier transistor de l'autre ensemble. Un quatrième transistor (MP3, MP4) à canal P, associé à chaque ensemble, est relié entre le potentiel haut (Vdd) et la grille du premier transistor (MP1, MP2) de l'ensemble. Un cinquième transistor (MN7, MN8) à canal N, associé à chaque ensemble, est relié entre la grille du premier transistor de l'ensemble et le potentiel bas (Vss).</P>
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