用于高性能处理器中转换缓冲器之页大小识别

摘要

一种 RISC（ reduced instruction set ，精简指令集）型高性能CPU采用一标准化固定指令大小，及仅容许经简化储存器出入资料宽度及定位址模态。指令集限于暂存器至暂存器运算及暂存器馈入／储存运算。所包括之容许使用先前建立资料结构之数元组处理指令包括进行暂存器中数元组萃取、插置及掩蔽之便利，以及非校准馈入及储存指令。提供蚀入／锁定及修正／条件指令之情况容许实施自动数元组写入。藉提供一条件移动指令，甚多短分支能被一起消除。一条件移动指令试验一暂存器，如果符合此条件，将第二暂存器移至第三暂存器；此顶功能可取代各短分支，因而保持指令流之顺序性。藉预测一分支之目标及根据此项预测而预取新指令，性能可被加速；分支预测原则为预测之全部前向分支不取用及预测之全部后向分支（各回路所共有）被取用。另一顶性能改进利用标准化指令中未使用数元而提供用于跳越之预期目标位址识别，及跳越至次常指令或类似指令。如此，目标能在计算实际位址之前被预取及置于一暂存器。此外，跳越指令之未使用位移部份能包含界定实际跳越型式亦即跳越、跳越至次常式、自次常式转回之一栏，因此将一预测目标位址置于叠存而容许在执行指令之前预取。处理器能采用一可变储存器页尺度，故实施虚定位址之一位移暂存器之各入口能被最适宜利用。一页大小识别（ granularity hint ）加在页表入口，以表明此入口之页尺度。另一特点为添加一预取指令，用以在一资料段被使用之前，移动此资料段至储存器阶层构造中一较快速存取高速缓冲储存器。

主权项

1.一种用以操作一处理器方法,该处理器具有一将虚位址转换成实际位址之转换缓冲器其中由该实际位址所存取之记忆体页数目可由使用页大小识别予以改变,该方法之步骤包括:将多个页表入口储存在转换缓冲器中,每一页表入口包含由一旗标指令之一页框编号,其乃是该虚位址之第一部份;页框编号指向由该处理器所使用之记忆体中之一页;为每一页表入口亦储存一页大小识别于转换缓冲器该页大小识别辨识利用相同页框编号所存取之该记忆器之数个随后之页数,该页大小识别为该页表入口之一或更多位元;及将虚位址之第二部份加至页框编号而产生一实际位址,该第二部份之大小系由页大小识别产生。2.根据申请专利范围第1项之方法,其中页大小识别为一页表入口之二个位元,提供页大小识别之四种可能値。3.根据申请专利范围第1项之方法,其中页框编号将8K数元组至64K数元组大小之一页予以定址。4.根据申请专利范围第1项之方法,其中页大小识别为一页表入口之二位元,提供对页表入口所参考之四种不同页数目之指示。5.根据申请专利范围第4项之方法,其中页表入口所参考之四种不同夏数目为1.8.64及512页。6.一种用以操作一处理器系统方法,该处理器系统具有由一滙流排所连结之一CPU及一记忆体,该CPU具有一将虚位址转换成实际位址之一转换缓冲器其中由该实际位址所存取之记忆体页数目可由使用页大小识别予以改变,该方法之步骤包括:使用该滙流排由CPU将包含多个页表入口之一页表储存于记忆体中,每一页表入口包含一页框编号及之一页大小识别,每一页框编号之该页大小识别包含一个或多个位元以识别使用该页框编号所存取之该记忆体中数个页数;将以该CPU使用该滙流排以使用该页表,被选定该页表入口之一,虚位址第一部份之旗标所指示之选定之页表入口储存于转换缓冲器中;在该CPU中,将虚位址之第二部份加至页框编号而从该转换缓冲器产生一实际位址,此第二部份之大小系由页大小识别决定;及由该CPU经由该滙流排利用实际位址将记忆体定址。7.根据申请专利范围第6项之方法,其中页大小识别为一页表入口之二位元,提供对页表入口所参考之四种可能値。8.根据申请专利范围第1项之方法,其中页框编号将8K数元组至64K数元组大小之一页定位址。9.根据申请专利范围第8项之方法,其中页大小识别为一页表入口之二位元,提供对页表入口所参考之四种不同页数目之指示。10.根据申请专利范围第9项之方法,其中页表入口所参考之四种不同页数目为1.8.64及512页。11.一种处理器系统其中由该实际位址所存取之记忆体页数目可由使用页大小识别予以改变,包括:(a)自一外部记忆体取还指令之存取装置、将指令解码耦合至该取还装置之解码装置、及执行指令耦合至该解码装置之执行装置,该存取装置包括为该执行装置存取外部记忆体进行读及写资料之装置;(b)存取装置包含位址产生器装置以产生虚位址,此虚位址被使用在指令之取还或存取资料于该外在记忆体中,(c)包含于将虚位址转换成实际位址之存取装置中之转换装置,包括储存选定之页表入口之一转换缓冲器,每一页表入口包括参考外部记忆体之一页之一页框编号及一页大小识别,该页大小识别包含一个或多个位元以指出在外在记忆体中由该相同之页框编号所存取之数个页数;及(d)利用来自转换缓冲器之页框编号及一部份虚位址而产生外在记忆体之一实际位址之转换装置。12.根据申请专利范围第11项之处理器与一该处理器外在之记忆体装置结合,该记忆体装置包含储存页表入口之一页表之一外部记忆体。13.根据申请专利范围第11项之处理器,其中虚位址部份具有视页大小识别之一个或多个位元之内容而定之许多位元。14.根据申请专利范围第12项之处理器,其中该页表入口亦包含记忆体页保护及存取权资讯之预定位元,及其中页大小识别所指示之页数目必须具有保护及存取权资讯之预定位元。15.一种处理器系统,该处理器系统具有一CPU及一记忆体其中由该实际位址所存取之记忆体页数目可由使用页大小识别予以改变,包括:(a)CPU中,自一外部记忆体取还指令、将指令解码、及执行指令之取还与执行装置,执行包括存取外部记忆体进行读及写资料;(b)CPU中之该取还与执行包含用以产生用于取还指令及存取外部记忆体资料之虚位址之装置;(c)储存于记忆体中并包含多个页表入口之一页表,每一页表入口包括参考外部记忆体之一选定页之一页框编号及页大小识别,该页大小识别包含一个或多个位元指示页框编号所参考之页数目;(d)在CPU中之取还及执行位置包含将虚位址转换成传送至记忆体之实际位址之装置,此转换之装置包含储存从页表选定之页表入口之一转换缓冲器;及(e)取还及执行装置包含利用来自转换缓冲器之页框编号及一部份虚位置而将记忆体定址之装置。16.根据申请专利范围第15项之处理器系统,其中虚位址部份具有视页大小识别之一个或多个位元而定之许多位元数。17.根据申请专利范围第15项之处理器系统,其中页表入口中之页大小识别被该装置所使用而界定页框编号所参考之页数目,只有当所有页数之页表入口含有预定之保护位元内容。18.根据申请专利范围第15项之处理器系统,其中由该记忆体而取还之各指令具有固定长度。19.根据申请专利范围第15项之处理器系统,其中各页表入口亦包含多个保护位元及存取权资讯,及其中页大小识别所指示之页数目的页表入口之多个位元必须具有相同保护及存取权资讯。20.根据申请专利范围第15项之处理器系统,其中每一页表入口中之页大小识别之一个或多个位元是二位元,提供页大小识别之四种可能値。21.一种处理器系统,该处理器系统具有虚记忆体管理及储存页表入口之一转换缓冲器,每一页表入口由页表编号所辨识其中一页表入口所参考之页数目为可变者。22.根据申请专利范围第21项之处理器系统,每一页表入口包含具有一个或多个位元之页大小识别,其中页数目由包含在页表入口之一页大小识别界定。23.根据申请专利范围第22项之处理器系统,其中该页大小识别其有二个位元,而该二个位元提供页大小识别四种可能之値。24.根据申请专利范围第23项之处理器系统,其中每个页表入口包含多个保护资讯位元,而页数目乃是由具相同内容之页保护资讯位元数之页大小识别所界定。25.根据申请专利范围第5项之方法,其中页表入口包含许多保护资料位元,而每一该页数乃是由具有相同内容之页保护资讯位元数之页大小识别所界定。26.根据申请专利范围第10项之方法,其中该页表入口包含许多保护资讯之位元数,而每一该页数目是由具有相同内容之页保护资讯位元数之页大小识别所界定。图1为包括可采用本发明特点之一CPU之电脑系统之方框电路图。图2为用于图1之处理器之资料型式图。图3为图1之CPU中指令单位或I-box之方框电路图。图4为图1之CPU中整数执行单位或E-box之方框电路图。图5为图1之CPU中定位址单位或A-box之方框电路图。图6为图1之CPU中浮动小数点执行单位或F-box之方框电路图。图7为图1-6之CPU中管道作用之定时图。图8为用于图1-6之CPU之指令集之指令格式之图解。图9为用于图1-6之CPU之一虚位址之格式图解。图10为用于图1-6之CPU之一页表入口格式之图解。图11为用于图1-6之CPU之定位址移位机