| 主权项 |
1. 一种包括一感测放大器(例如16)之积体电路,该感测放大器(例如16)用来将2@sun个输出特性位准编码成n个对应位元格式,该感测放大器(例如16)包括:一非零检测电路,用来检测输出特性何时为零,该非零检测电路提供一输出;2@sun-2个比较器(例如20),用来在输出特性非零时比较一输出特性与2@sun-2个基准位准,该2@sun-2个基准位准系由输出特性的2@sun个可能位准之2@sun-2个非零位准构成,每个比较器(例如20)提供一输出;及一编码器(例如18),该编码器连接至该非零检测电路与该等比较器,用来将来自非零检测电路之输出与来自比较器之输出编码成n个位元格式中对应的一个位元格式,该对应的位元格式提供来自感测放大器的一个输出,当非零检测电路判断输出特性为零时,该位元格式为一预定的预设位元格式,当输出特性非零时,该位元格式采取预定的値,该等预定的値是由输出落于其间的一对基准位准(例如I@ssR@ssE@ssF@ss1.I@ssR@ssE@ssF@ss2)决定,或由输出特性是否大于最大基准位准(例如I@ssR@ssE@ssF@ss1)或小于最小基准位准(例如I@ssR@ssE@ssF@ss2)决定,藉此仅需2@sun-2个基准位准(例如I@ssR@ssE@ssF@ss1.I@ssR@ssE@ssF@ss2)以将输出特性的2@sun个位准编码。2. 根据申请专利范围第1项之积体电路,其中该输出特性为电流。3. 根据申请专利范围第1项之积体电路,其中诸比较器(例如20)各由一第一电晶体(例如MP1到MPNM2)及一第二电晶体(例如MN1到MNNM2)构成,各个第一电晶体(例如MP1到MPNM2)与一复制该输出特性之电晶体(例如MPC)做电流反射镜作业以便在各比较器(例如20)内复制该输出特性,各个第一电晶体(例如MP1到MPNM2)的大小规划为以一因数正比于产生该输出特性之电晶体的大小。4. 一种积体电路,包括:一具有记忆格(例如Qij)之唯读记忆体(例如10),该记忆格内提供资讯储存,每个记忆格(例如Qij)代表许多组n位元之资讯中的一组,每个记忆格(Qij)能够提供一对应于该一组n位元之电气特性做为输出;一感测放大器(例如16),该感测放大器连接至少一个记忆格(例如Qij)以自该至少一个记忆格接收电气特性,该感测放大器(例如16)系用以在该电气特性非零时比较该电气特性与2@sun-2个基准位准以判定该电气特性介于该等2@sun-2个基准位准中的哪两个基准位置(例如I@ssR@ssE@ssF@ss1.I@ssR@ssE@ssF@ss2)之间,或该电气特性是否大于最大基准位准(例如I@ssR@ssE@ssF@ss2)或小于最小基准位准(例如I@ssR@ssE@ssF@ss1),该感测放大器(例如16)提供一代表2@sun-2个基准位准中该电气特性介于其间的两个基准位准、或该电气特性大于最大基准位准(例如I@ssR@ssE@ssF@ss2)或小于最小基准位准(例如I@ssR@ssE@ssF@ss1)之输出,且该感测放大器在该电气特性为零时无输出;及一编码器(例如18),该编码器被连接以自感测放大器(例如16)接收输出,该编码器用以在该电气特性为零时产生一预定的n位元串组,且用以在该电气特性非零时产生一对应于感测放大器(例如16)之输出的预定的n位元串组。5. 根据申请专利范围第4项之积体电路,其中该唯读记忆体(例如10)包括记忆格列与行,该连接至感测放大器(例如16)的至少一个记忆格(例如Qij)为一行记忆格。6. 根据申请专利范围第4项之积体电路,其中由各忆格(例如Qij)储存之资讯的位元数为2以使n=2,从而造成感测放大器(例如16)内的2个基准位准。7. 根据申请专利范围第4项之积体电路,其中自各记忆格输出之电气特性为电流。8. 根据申请专利范围第7项之积体电路,其中各记忆格(例如Qij)包括一具有一通道之场效电晶体,该通道之横截面面积系由2@sun个预选値中选出的一値以提供一对应于该个n位元串组之电气输出。9. 根据申请专利范围第4项之积体电路,其中自各记忆格输出之电气特性为电压。10. 根据申请专利范围第8项之积体电路,其中各记忆格(例如Qij)包括一具有一通道之场效电晶体,该通道被掺杂为2@sun个预选掺杂位准中的一位准以提供一对应于该个n位元串组之电气输出。11. 根据申请专利范围第4项之积体电路,其中该唯读记忆体(例如10)是可抹除者。图示简单说明:图1是显示一唯读记忆体阵列之一部份的示意图,该图显示字组线(水平方向)上的二进位输入及位元线(垂直方向)上的多重位准输出;图2是用于多重位准唯读记忆体之感测放大器的说明性具体实例示意图;图3是用于将2@sun-2个位准编码成n个位元的编码器之方块图;图4是在n=2情况下之编码器的说明性具体实例的示意图; |
