| 主权项 |
1.一种全数位化锁相回路,以局部时脉锁定输入讯号的相位与频率,包含:(a)一数位控制振荡器其可接收一局部讯号并产生该输出讯号;(b)一K-计数器,提供第一个控制讯号至该数位控制振荡器;(c)一相位-频率侦测器,可用来接收并比较该输出讯号与该输入讯号,根据该输出讯号与输入讯号的相位差提供第二控制讯号给该K-计数器;以及(d)其中数位控制振荡器,包括一延迟线,一位址产生器,及多工器,该延迟线包含许多个位移暂存器及连接至位移暂存器之触发时脉来产生许多的相位不相同的时脉,该位址产生器包含一输入讯号,此讯号是由-计数器送来之第一控制讯号,同时根据该第一控制讯号,此位址产生器将一个输出讯号并送到多工器当作位址,依据此位址由许多的不同相位的时脉中选择一个时脉当作回路的输出讯号。2.如申请专利范围第1项之全数位化锁相回路,进一步包含:(a)一位于相位-频率侦测器与数位控制振荡器之间的除M除频器;及(b)一位于相位-频率侦测器与输入讯号间的除N除频器。3.如申请专利范围第1项之全数位化锁相回路,其中之相位-频率侦测器包含一对D型正反器,该对正反器与第一个输入埠接分别连接至该输入讯号与输出讯号,其第二输入埠连接至Vcc,此对正反器进一步以构成输出埠产生递增及递减讯号。4.如申请专利范围第1项所述之全数位化锁相回路,其中之K-计数器包含一递增计数器及递减计数器,其中该递增计数器在收到相位-频率侦测器的递增讯号便增加其计数,当其计数値增至某个临界値时便产生借位讯号,而该递减计数器在收到相位-频率侦测器的递减讯号后减少其计数,当其计数値减至某个临界値时,便产生进位讯号。5.如申请专利范围第1项所述之全数位化锁相回路,其中位址产生器包含一个递增-递减计数器,其可接受由该K-计数器送出之进位及借位讯号来产生位址讯号送至该多工器。6.如申请专利范围第1项所述之全数位化锁相回路,其中该多工器可根据位址产生器产生的位址讯号来选择相位落后或领先的局部时脉。7.如申请专利范围第1项所述之全数位化锁相回路,其中该延迟线包含L阶移位暂存器来产生L个相位不同的局部时脉,其中L为一整数。8.如申请专利范围第7项所述之全数位化锁相回路,其中该延迟线系由以下方式建构而成:(a)该移位暂存器包含一个第一移位暂存器及第二移位暂存器,并分为两组,第一组系由第一移位暂存器开始一个间隔一个,第二组系由该第二移位暂存器开始一个间隔一个;(b)每一个移位暂存器包含第一及第二输入和一个输出;(c)第一组的该第二输入端连接到该触发时脉;(d)第二组的该第二输入端经由一反向器连接到该触发时脉;(e)该第一组移位暂存器的第一输入端系连接到该局部时脉,并且其输出端连接到该多工器以及下一个移位暂存器的第一输入端;以及(f)每一个所谓的下一个移位暂存器系由该第二移位暂存器开始,它的第一个输入端连接到前一个移位暂存器的输出端,而其本身的输出端则连接到该多工器及下一个移位暂存器的第一个输入端,但如果下一个移位存器不存在,则连接到该第一个移位暂存器的第一个输入端。9.如申请专利范围第7项所述之全数位化锁相回路,其中的每个移位暂存器包含一个D型正反器。10.如申请专利范围第9项所述之全数位化锁相回路,其中的每个正反器之间有相位差,可由以下公式获得:11.如申请专利范围第1项所述之全数位化锁相回路,其中该延迟线系包含L/2个移位暂存器来产生L/2个相位不同的时脉,其中L为整数。12.如申请专利范围第11项所述之全数位化锁相回路,其中该延迟线系由以下方式建构而成:(a)该移位暂存器包含一个第一移位暂存器及第二移位暂存器,并分为两组,第一组系由第一移位暂存器开始一个间隔一个,第二组系由该第二移位暂存器开始一个间隔一个;(b)每一个移位暂存器包含第一及第二输入和第一及第二输出,第二输出为第一输出的反向;(c)第一组移位暂存器的该第二输入端连接到该触发时脉;(d)第二组移位暂存器的该第二输入端经由一反向器连接到该触发时脉;(e)该第一组移位暂存器的第一输入端系连接到该局部时脉,其第一输出端连接到该多工器以及下一个移位暂存器的第一输入端;第二输出端则连接到该多工器;以及(f)每一个所谓的下一个移位暂存器系由该第二移位暂存器开始,其第一个输入端连接到前一个移位暂存器的第一输出端,而本身的第一输出端则连接到该多工器及下一个移位暂存器的第一个输入端,若下一个移位存器不存在,则连接到该第一个移位暂存器的第一个输入端,并且其第二输出端则连接到该多工器。13.如申请专利范围第11项所述之全数位化锁相回路,其中的每一移位暂存器包含一个D型正反器。14.如申请专利范围第13项所述之全数位化锁相回路,其中每一正反器之间有相位差,可由以下公式获得:图示简单说明:图一为本发明所提出之改良全数位化锁相回路的功能方块图。图二为相位-频率侦测器之电路图。图三(a)为相位-频率侦测器之输出/入波形,此时之相位差为零,输出讯号均为零。图三(b)为相位-频率侦测器之输出/入波形,此时之相位差为正,输出讯号UP具有正脉冲。图三(c)为相位-频率侦测器之输出/入波形,此时之相位差为负,输出讯号DN具有正脉冲。图四为发明中所使用之数位控制振荡器的功能方块图。图五为图四中数位控制振荡器的运作图示。图六(a)为四阶的延迟线之电路图。图六(b)为四阶的延迟线另一种制作方法之电路图。图七为本发明之数学模型图。图八(a)(b)为发明之全数位化锁相回路由低频至高频的追踪过程。图九为输入讯号频率位移为100ppm(百万分之一)时之输出时闪频谱图。图十为发明之全数位化锁相回路的低通滤波通能力,图十(a)为输入讯号频率,图十(b)为输出讯号频率。图十一表示延迟线之变化将影响输出讯号的时闪,图十一(a)中的全部延迟L已大于2,而图十一(b)中的总延迟 |
