| 主权项 |
1. 一种不挥发性半导体记忆装置,系属于至少具备:复数之字线,及复数之位元线,及配设于上述复数之字线与复数之位元线之各交点,分别具有浮动闸之复数记忆格所成的记忆体阵列,及放大位元线上之信号并保持之复数放大资讯保持机构的不挥发性半导体记忆装置,其特征为:设置构成包括上述记忆体阵列之记忆垫块分割成第1及第2存贮库,属于第1存贮库之位元线与属于第2存贮库之位元线分别形成成对而分别共有上述放大资讯保持机构,而且选择性地控制复数之上述成对位元线与该成对位元线同数之放大资讯机构所成的各程序块的开关机构者。2. 如申请专利范围第1项所述的不挥发性半导体记忆装置,其中,选择性地控制上述各程序块的开关机构,系由在预先充电位元线时以各程序块单位选择性控制与供应电荷所用之电源线之路径的开关,及在放电位元线时以各程序块单元选择性地控制的开关,及以程序块单位选择性地控制放大资讯保持机构之电源之导通断开所用的开关所构成者。3. 如申请专利范围第1项或第2项所述的不挥发性半导体记忆装置,其中,各存贮库系具有经由以外部时钟之加倍周期动作之开关机构分别并联连接于输出用读出闩电路的第1及第2副输入输出线,输出用读出闩电路系经由与外部时钟相差半周期动作之输出用开关分别连接于各存贮库,各存贮库之第1副输入输出线系经由同步于外部时钟动作之各开关机构并联连接于上述各程序块内的第1组之复数读出闩电路,第2副输入输出线系经由同步于外部时钟动作之各开关机构并联连接于上述各程序块内的第2组之复数读出闩电路所成者。4. 如申请专利范围第3项所述的不挥发性半导体记忆装置,其中,连接于储存在与上述第1副输入输出线连接的第1组放大资讯保持机构之相同字线的记忆格之资讯经由上述输出用放大资讯保持机构而可从存储库之输出线所输出之动作并行,并将连接于储存在连接于上述第2副输入输出线的第2组放大资讯保持机构之上述相同字线的记忆格之资讯实行储存于上述输出用放大资讯保持机构之动作所成者。5. 如申请专利范围第4项所述的不挥发性半导体记忆装置,其中,上述第1组放大资讯保持机构系由各程序块内之奇数号码的放大资讯保持机构所成之组,而上述第2组放大资讯机构系由各程序块内之偶数号码的放大资讯保持机构所成之组者。6. 如申请专利范围第5项所述的不挥发性半导体记忆装置,其中,在从上述一方的存贮库之输出线实行输出连接于一方的存贮库之字线的记忆格之资讯的期间,以字线单位交互地动作存贮库选择另一方的存贮库之字线者。7. 如申请专利范围第6项所述的不挥发性半导体记忆装置,其中,上述动作系同步于外部时钟信号者。8. 一种不挥发性半导体记忆装置,系属于至少具备:复数之字线,及复数之位元线,及配设于上述复数之字线与复数之位元线之各交点,分别具有浮动闸之复数记忆格所成的记忆体阵列,及放大位元线上之信号并保持之复数放大资讯保持机构的不挥发性半导体记忆装置,其特征为:设置构成包括上述记忆体阵列之记忆垫块分割成读出侧记忆垫块与差分垫块,属于读出侧记忆垫块之位元线与属于差分垫块之位元线分别形成成对,而且选择性地控制该复数之成对位元线及一个上述放大资讯保持机构所成的各程序块的开关机构者。9. 如申请专利范围第8项所述的不挥发性半导体记忆装置,其中,选择性地控制上述各程序块的开关机构,系由在预先充电位元线时以各程序块单位选择性控制与供应电荷所用之电源线之路径的开关,及在放电位元线时以各程序块单元选择性地控制的开关,及以程序块单位选择性地控制放大资讯保持机构之电源之导通断开所用的开关所构成者。10. 如申请专利范围第9项所述的不挥发性半导体记忆装置,其中,位元线彼此间因结线不良或异物所产生之导通不良时,产生导通不良之程序块的选择性地控制上述程序块的开关机构在每一复数程序块又设置选择性地切断的第1信号线选择机构者。11. 如申请专利范围第10项所述的不挥发性半导体记忆装置,其中,设置将选择性地控制具有共通连接于上述第1及第2存贮库之各字线的各字线的预备记忆垫块,及预备记忆垫块内之成对复数位元线及与该成对位元线同数之放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。12. 如申请专利范围第10项所述的不挥发性半导体体记忆装置,其中,设置将选择性地控制具有共通连接于上述读出侧记忆垫块与差分垫块之各字线的各字线的预备垫块,及预备记忆垫块内之成对复数位元线及一个放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。13. 如申请专利范围第11项或第12项所述的不挥发性半导体记忆装置,其中,选择性控制上述预备记忆垫块内之各程序块的开关机构,系由在预先充电位元线时以各程序块单位选择性地控制与供应电荷所用之电源线连接之路径的开关,及在放电位元线时以各程序块单位选择性地控制的开关,及以程序块单位选择性地控制放大资讯保持机构之电源之导通断开所用的开关所构成者。14. 如申请专利范围第3项所述的不挥发性半导体记忆装置,其中,上述第1组放大资讯保持机构系由各程序块内之奇数号码的放大资讯保持机构所成之组,而上述第2组放大资讯机构系由各程序块内之偶数号码的放大资讯保持机构所成之组者。15. 如申请专利范围第5项所述的不挥发性半导体记忆装置,其中,在从上述一方的存贮库之输出线实行输出连接于一方的存贮库之字线的记忆格之资讯的期间,以字线单位交互地动作存贮库选择另一方的存贮库之字线者。16. 如申请专利范围第4项所述的不挥发性半导体记忆装置,其中,上述动作系同步于外部时钟信号者。17.如申请专利范围第5项所述的不挥发性半导体记忆装置,其中,上述动作系同步于外部时钟信号者。18.如申请专利范围第1项所述的不挥发性半导体记忆装置,其中,位元线彼此间因结线不良或异物所产生之导通不良时,产生导通不良之程序块的选择性地控制上述程序块的开关机构在每一复数程序块又设置选择性地切断的第1信号线选择机构者。19. 如申请专利范围第18项所述的不挥发性半导体记忆装置,其中,设置将选择性地控制具有共通连接于上述第1及第2存贮库之各字线的各字线的预备记忆垫块,及预备记忆垫块内之成对复数位元线及与该成对位元线同数之放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。20. 如申请专利范围第18项所述的不挥发性半导体记忆装置,其中,设置将选择性地控制具有共通连接于上述读出侧记忆垫块与差分垫块之各字线的各字线的预备垫块,及预备记忆垫块内之成对复数位元线及一个放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。21. 如申请专利范围第19项或第20项所述的不挥发性半导体记忆装置,其中,选择性控制上述预备记忆垫块内之各程序块的开关机构,系由在预先充电位元线时以各程序块单元选择性地控制与供应电荷所用之电源线连接之路径的开关,及在放电位元线时以各程序块单位选择性地控制的开关,及以程序块单位选择性地控制放大资讯保持机构之电源之导通断开所用的开关所构成者。22. 如申请专利范围第2项所述的不挥发性半导体记忆装置,其中,位元线彼此间因结线不良或异物所产生之导通不良时,产生导通不良之程序块的选择性地控制上述程序块的开关机构在每一复数程序块又设置选择性地切断的第1信号线选择机构者。23. 如申请专利范围第22项所述的不挥发性半导体记忆装置,其中,设置将选择性地控制具有共通连接于上述第1及第2存贮库之各字线的各字线的预备记忆垫块,及预备记忆垫块内之成对复数位元线及与该成对位元线同数之放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。24. 如申请专利范围第22项所述的不挥发性半导体体记忆装置,其中,设置将选择性地控制具有共通连接于上述读出侧记忆垫块与差分垫块之各字线的各字线的预备垫块,及预备记忆垫块内之成对复数位元线及一个放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。25. 如申请专利范围第23项或第24项所述的不挥发性半导体记忆装置,其中,选择性控制上述预备记忆垫块内之各程序块的开关机构,系由在预先充电位元线时以各程序块单元选择性地控制与供应电荷所用之电源线连接之路径的开关,及在放电位元线时以各程序块单位选择性地控制的开关,及以程序块单位选择性地控制放大资讯保持机构之电源之导通断开所用的开关所构成者。26. 如申请专利范围第8项所述的不挥发性半导体记忆装置,其中,位元线彼此间因结线不良或异物所产生之导通不良时,产生导通不良之程序块的选择性地控制上述程序块的开关机构在每一复数程序块又设置选择性地切断的第1信号线选择机构者。27. 如申请专利范围第26项所述的不挥发性半导体记忆装置,其中,设置将选择性地控制具有共通连接于上述第1及第2存贮库之各字线的各字线的预备记忆垫块,及预备记忆垫块内之成对复数位元线及与该成对位元线同数之放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。28. 如申请专利范围第26项所述的不挥发性半导体记忆装置,其中,设置将选择性地控制具有共通连接于上述读出侧记忆垫块与差分垫块之各字线的各字线的预备垫块,及预备记忆垫块内之成对复数位元线及一个放大资讯保持机构所成之各程序块的开关机构又予以选择的第2信号线选择机构者。29. 如申请专利范围第27项或第28项所述的不挥发性半导体记忆装置,其中,选择性控制上述预备记忆垫块内之各程序块的开关机构,系由在预先充电位元线时以各程序块单元选择性地控制与供应电荷所用之电源线连接之路径的开关,及在放电位元线时以各程序块单位选择性地控制的开关,及以程序块单位选择性地控制放大资讯保持机构之电源之导通断开所用的开关所构成者。图示简单说明:第1图系表示本发明之不挥发性半导体记忆装置之一实施例的要部电路图,第2图系将表示于第1图之电路的读出动作例予以表示的时序图,第3图系将表示于第1图之电路的写入动作例予以表示的时序图,第4图系表示本发明之不挥发性半导体记忆装置之其他实施例的要部电路图,第5图系将表示于第4图之电路的读出动作例予以表示的时序图,第6图系将表示于第4图之电路的写入动作例予以表示的时序图,第7图系表示本发明之不挥发性半导体记忆装置之另一实施例的图式;(a)系概略构成图,(b)系在同图(a)以一点虚线所示之方块的要部电路图,第8图系表示用以说明表示于第7(a)图之构成之记忆垫块与预备垫块内之程序块之切换所用的概格构成图 |
